新一代CPLD及其應(yīng)用
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支持多種I/O標(biāo)準(zhǔn)和高速接口：Stratix器件支持現(xiàn)有和將來的多種高速接口，如SFI-4、SPI-4、HyperTransport和RapidIO；多種高速外部存儲(chǔ)器件接口，如DDR SDRAM/SDR SDRAM、ZBT、QDR、QDRII和DDR SRAM/DDR FCRAM；也支持多種單端和差分I/O標(biāo)準(zhǔn)，如LVDS、HyperTransport、LVPECL、PCML、SSTL和STL，能夠在不同接口電平和協(xié)議下高速傳送數(shù)據(jù)。典型的True-LVDSTM專用電路包括SERDES電路、差分I/O緩沖器、數(shù)據(jù)定位電路和精確調(diào)整時(shí)鐘數(shù)據(jù)關(guān)系的鎖相環(huán)（PLL），具有840Mbps性能，提供很高的數(shù)據(jù)吞吐能力，能夠確保數(shù)據(jù)在所需的高比特率下可靠地傳送和接收。
時(shí)鐘管理功能：每個(gè)Stratix器件有多達(dá)12個(gè)PLL和40個(gè)全局，采用全功能的嵌入式鎖相環(huán)（PLL）管理片內(nèi)和片外時(shí)鐘，可以進(jìn)行頻率合成、倍頻、分頻、調(diào)整相位和延遲。Stratix器件提供了兩種PLL：增強(qiáng)型PLL支持外部時(shí)鐘反饋、時(shí)鐘轉(zhuǎn)換、PLL重置、可編程帶寬等功能；快速型PLL用于優(yōu)化高速差分I/O端口和全局時(shí)鐘，實(shí)現(xiàn)最豐富的系統(tǒng)性能。
終端技術(shù)：Stratix器件的片內(nèi)終端技術(shù)提供了串行、并行、差分、單端片內(nèi)端接電阻，實(shí)現(xiàn)了驅(qū)動(dòng)阻抗匹配，減小了傳輸終端反射，改善了信號(hào)的完整性，提高了差分和單端I/O傳輸信號(hào)的質(zhì)量和可靠性。同時(shí)，由于去除了多個(gè)分立終端電阻，減少了部件數(shù)量，從而減小了印刷電路板的復(fù)雜性，優(yōu)化了印刷電路板的布局和布線。
NiosTM軟核嵌入處理器：NiosTM軟件嵌入式處理器為Stratix、APEX等高端CPLD設(shè)計(jì)，可以實(shí)現(xiàn)SOPC（System-on-a-Progamable-Chip）集成。它提供了16位專用指令集、ALU、同步地址發(fā)生器、16或32bit數(shù)據(jù)總線、各種外設(shè)（如定時(shí)器、SRAM、FLASH）和接口（如UART、PIO、SPI、PWM、SDRAM接口和IDE硬盤控制器等），把微處理器的優(yōu)點(diǎn)和PLD異常強(qiáng)大的DSP處理器功能結(jié)合在一起。DSP設(shè)計(jì)者采用Stratix DSP模塊和Nios軟核處理器，可以充分利用高性能DSP模塊和軟核處理器為軟件算法實(shí)現(xiàn)所需的控制邏輯，通過硬件CPLD完成軟件DSP算法。
器件配置和遠(yuǎn)程系統(tǒng)升級(jí)：配置了差錯(cuò)恢復(fù)電路，確保了遠(yuǎn)程可靠、安全地系統(tǒng)升級(jí)和差錯(cuò)修復(fù)。如果恢復(fù)電路在重配置錯(cuò)誤時(shí)，差錯(cuò)恢復(fù)電路將安全地回到初始的設(shè)置。本文引用地址：http://butianyuan.cn/article/191980.htm
2 Stratix器件的典型應(yīng)用
在高速信號(hào)處理系統(tǒng)中，通用DSP已經(jīng)無法滿足實(shí)時(shí)性、快速性的要求。設(shè)計(jì)者經(jīng)常采用DSP+CPLD的結(jié)構(gòu)，將任務(wù)分解成DSP完成的計(jì)算方式及控制結(jié)構(gòu)比較復(fù)雜的信號(hào)處理算法和CPLD完成的時(shí)序組合邏輯及某些簡(jiǎn)單的運(yùn)算，從而使系統(tǒng)處理能力顯著提高。采用Stratix器件設(shè)計(jì)了高速數(shù)字信號(hào)預(yù)處理模塊。
2.1 Stratix器件應(yīng)用設(shè)計(jì)
高速數(shù)字信號(hào)預(yù)處理模塊用于對(duì)原始數(shù)據(jù)進(jìn)行濾波降采樣處理，達(dá)到降低采樣率、減少數(shù)據(jù)量、提高系統(tǒng)實(shí)時(shí)性的目的。具體結(jié)構(gòu)如圖2所示。原始數(shù)據(jù)通過FPDP端口接收并經(jīng)過大容量DPRAM，并通過PCI總線送回主機(jī)，進(jìn)行現(xiàn)場(chǎng)數(shù)據(jù)保存；另一方面拋棄輔助數(shù)據(jù)，提取真實(shí)數(shù)據(jù)包后，傳送到降抽樣濾波器，其結(jié)果由通用浮點(diǎn)DSP芯片ADSP21160讀取，通過特有的Link Port傳送到主處理板。所有FIFO、DPRAM、DSP模塊均使用EP1S25內(nèi)部資源。這種CPLD+DSP的混合結(jié)構(gòu)設(shè)計(jì)可以同時(shí)具有DSP運(yùn)算能力強(qiáng)和EP1S25速度高、資源豐富、設(shè)計(jì)靈活的特點(diǎn)，能適應(yīng)大數(shù)據(jù)流的處理。
2.2 FIR濾波器仿真設(shè)計(jì)和參數(shù)計(jì)算
設(shè)計(jì)的核心部分是基于Stratix EP1S25設(shè)計(jì)的兩個(gè)結(jié)構(gòu)相同的低通濾波器，分別對(duì)I/Q兩路原始數(shù)據(jù)進(jìn)行濾波處理，使得其帶寬降低。為了選取適當(dāng)?shù)臑V波器階數(shù)，必須在濾波效果和運(yùn)算量之間進(jìn)行折中。單純從濾波效果的角度講，濾波器階數(shù)越高，越能逼近理想的矩形通帶，提高抽樣后信號(hào)的信噪比。但是階數(shù)越高，運(yùn)算量就越大，因此必須限制濾波器的階數(shù)。綜合考慮EP1S25中DSP模塊數(shù)量與信號(hào)指標(biāo)要求，即可確定濾波器的階數(shù)。完成分析之后，在MATLAB下計(jì)算濾波器的參數(shù)，然后將參數(shù)歸一化，重新分析濾波器性能是否滿足要求。歸一化后的參數(shù)可以直接作為FIR濾波器參數(shù)供CPLD設(shè)計(jì)使用。
2.3 基于CPLD的抽樣FIR濾波器的結(jié)構(gòu)設(shè)計(jì)
基于CPLD設(shè)計(jì)的FIR濾波器結(jié)構(gòu)可以采用以下幾種類型：直接型FIR濾波器、倒置型FIR濾波器和降抽樣型FIR濾波器。直接型FIR濾波器是CPLD實(shí)現(xiàn)FIR濾波器的最常用結(jié)構(gòu)，來源于FIR公式的推導(dǎo)，是一種常見的模型?？紤]到FIR的參數(shù)是對(duì)稱的，可以采用對(duì)稱的直接型結(jié)構(gòu)。倒置型FIR濾波器是直接型FIR濾波器的變形，與直接型不同之處在于：直接型的加乘器是完全對(duì)稱的，在設(shè)計(jì)中，可以統(tǒng)一的加法器、乘法器后插入緩存器，對(duì)計(jì)算結(jié)果進(jìn)行暫存，實(shí)現(xiàn)對(duì)數(shù)據(jù)的流水處理；而倒置型不具備這個(gè)特點(diǎn)，它的乘加器運(yùn)算必須在一個(gè)時(shí)鐘周期內(nèi)完成，否則運(yùn)算錯(cuò)誤。降抽樣型FIR濾波器，在結(jié)構(gòu)上類似于直接到FIR的并聯(lián)，與前面兩種濾波器的最大不同之處是邊濾波邊抽樣。
前兩種FIR濾波器通常用于串行輸入數(shù)據(jù)的情況下。直接型由于對(duì)稱結(jié)構(gòu)，可以采用流水調(diào)度，所以工作頻率很高，但是數(shù)據(jù)延遲比較大，40階的濾波器可以達(dá)到20個(gè)時(shí)鐘周期，控制比較復(fù)雜；倒置型結(jié)構(gòu)的優(yōu)點(diǎn)是沒有數(shù)據(jù)延遲，控制簡(jiǎn)單，但是工作頻率很低，與CPLD的乘加器性能有關(guān)；降抽樣型FIR濾波器適用于輸入數(shù)據(jù)是壓縮數(shù)據(jù)的情況，即輸入的數(shù)據(jù)由多個(gè)原始數(shù)據(jù)組成，可以避免數(shù)據(jù)拆包重組和濾波后的抽樣，便于CPLD設(shè)計(jì)，最大的特點(diǎn)是可以在較低的時(shí)間頻率下完成濾波抽樣，不會(huì)造成數(shù)據(jù)的積累。從結(jié)構(gòu)上分析，降抽樣型FIR濾波器和直接型類似，也存在控制復(fù)雜的問題。
2.4 降抽樣型FIR濾波器的仿真結(jié)果
設(shè)計(jì)中通過調(diào)用Altera Quartus II軟件的MegaFunction中的乘加器實(shí)現(xiàn)了一個(gè)32階降抽樣FIR濾波器。通過仿真，該濾波器完成對(duì)輸入的4096點(diǎn)數(shù)據(jù)流的濾波和1/4降抽樣的實(shí)時(shí)處理，只需要1024個(gè)時(shí)鐘周期，輸出延遲10個(gè)時(shí)鐘周期，處理速度大大高于通用DSP，仿真的最高工作頻率fmax達(dá)到了132MHz。在系統(tǒng)實(shí)際測(cè)試中，CPLD的最高工作頻率fmax超80MHz，數(shù)據(jù)吞吐量達(dá)到2560Mbit/s。
采用Stratix系列的EP1S25設(shè)計(jì)的高速數(shù)字信號(hào)預(yù)處理模塊，在實(shí)驗(yàn)中，EP1S25承擔(dān)了70%的運(yùn)算量，使系統(tǒng)達(dá)到了實(shí)時(shí)數(shù)字信號(hào)處理的要求。實(shí)驗(yàn)同時(shí)證明，采用基于CPLD的FIR濾波器和高性能DSP+CPLD的混合結(jié)構(gòu)，可以同時(shí)具有DSP軟件算法編程方便和CPLD結(jié)構(gòu)靈活配置、適合固定算法的特點(diǎn)，對(duì)不同的算法都有較強(qiáng)的適應(yīng)能力。
評(píng)論