基于Verilog的FPGA與USB 2．0高速接口設(shè)計(jì)

0 引 言
USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它具有數(shù)據(jù)傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優(yōu)點(diǎn)，迅速得到廣泛應(yīng)用。
在高速的數(shù)據(jù)采集或傳輸中，目前使用較多的都是采用USB 2．0接口控制器和FPGA或DSP實(shí)現(xiàn)的，本設(shè)計(jì)在USB 2．0接口芯片CY7C68013的Slave FIFO模式下，利用FPGA作為外部主控制器實(shí)現(xiàn)對FX2 USB內(nèi)部的FIFO進(jìn)行控制，以實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。該模塊可普遍適用于基于USB 2．0接口的高速數(shù)據(jù)傳輸或采集中。

l 系統(tǒng)硬件模塊設(shè)計(jì)
1．1 系統(tǒng)硬件框圖
圖1中展示了Slave FIFO方式下FX2 USB和FPGA的典型連接。其中，F(xiàn)D[7．．O]為8位雙向數(shù)據(jù)總線FLAGA~FLAGC為FX2內(nèi)FIFO的標(biāo)志管腳，映射FIFO的當(dāng)前狀態(tài)；SLCS為Slave FIFO的片選信號(hào)；SLOE用于使能數(shù)據(jù)總線FD的輸出；FIFOADR[1．．0]用于選擇和FD連接的端點(diǎn)緩沖區(qū)(00代表端點(diǎn)2，01代表端點(diǎn) 4，10代表端點(diǎn)6，11代表端點(diǎn)8)；SLRD和SLWR可分別作為FIFO的讀寫選通信號(hào)。

1．2 USB 2．0接口芯片CY7C68013
1．2．1 CY7C68013的結(jié)構(gòu)特點(diǎn)
Cypress公司的USB FX2是第一個(gè)包含USB 2．0的集成微控制器，它內(nèi)部集成了1個(gè)增強(qiáng)型的8051，1個(gè)智能USB串行接口引擎，1個(gè)USB數(shù)據(jù)收發(fā)器，3個(gè)8位I／O口，16位地址線，8．5 KB RAM和4 KBFIFO等。增強(qiáng)性8051內(nèi)核完全與標(biāo)準(zhǔn)8051兼容，而性能可達(dá)到標(biāo)準(zhǔn)8051的3倍以上。其框圖如圖2所示。

1．2．2 CY7C68013的工作模式
CY7C68013有Ports模式、Slave FIFO和GPIF三種接口方式。
Ports模式是一種最基本的數(shù)據(jù)傳輸方式，其數(shù)據(jù)傳輸主要由固件程序完成，需要CPU的參與，因此數(shù)據(jù)傳輸速率比較低，適用于傳輸速率要求不高的場合。
Slave FIFO方式是從機(jī)方式，外部控制器，如FPGA，可像對普通FIFO一樣對FX2的多層緩沖FIFO進(jìn)行讀寫。FX2內(nèi)部的FIFO提供所需的時(shí)序信號(hào)、握手信號(hào)(滿、空等)和輸出使能等。這里就是在Slave FIFO模式下實(shí)現(xiàn)USB 2．O接口和FPGA的數(shù)據(jù)通信。
可編程接口GPIF是主機(jī)方式，GPIF作為內(nèi)部主機(jī)控制端點(diǎn)FIFO，可以軟件編程讀寫控制波形，幾乎可以對任何8／16 b接口的控制器、存儲(chǔ)器和總線進(jìn)行數(shù)據(jù)的主動(dòng)讀寫，非常靈活。

2 系統(tǒng)軟件模塊設(shè)計(jì)
2．1 USB固件程序設(shè)計(jì)
應(yīng)用中采用異步FIFO方式，使用內(nèi)部48 MHz時(shí)鐘，自動(dòng)方式，固件程序采用Cypress公司提供的固件程序框架，在其初始化函數(shù)中添加了用戶配置代碼。該設(shè)計(jì)中異步自動(dòng)從屬FIFO數(shù)據(jù)傳輸?shù)某跏蓟a如下：