基于PLD的納秒級(jí)脈沖發(fā)生器
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本設(shè)計(jì)選用的外部計(jì)數(shù)時(shí)鐘頻率為100 MHz，因此所產(chǎn)生脈沖的周期最小是10 ns，脈寬調(diào)節(jié)最小為5 ns，調(diào)節(jié)步長(zhǎng)為5 ns。該脈沖發(fā)生器可以實(shí)現(xiàn)多路輸出，脈沖輸出共有9路，其中1路可以實(shí)現(xiàn)單脈沖輸出，其余8路可以輸出不同脈寬的納秒級(jí)脈沖。若要提高脈沖發(fā)生器的精度，應(yīng)提高計(jì)數(shù)時(shí)鐘的頻率。同時(shí)選用速度等級(jí)更高的PLD。若要增加脈沖周期及脈寬的可調(diào)范圍，則應(yīng)選用容量更大的PLD。
本文引用地址：http://www.butianyuan.cn/article/192124.htm2 仿真驗(yàn)證
仿真是驗(yàn)證設(shè)計(jì)的一個(gè)重要環(huán)節(jié)，如果仿真沒有通過，設(shè)計(jì)就必須重來，以便硬件調(diào)試的勝利通過。在ISE中，建立仿真文件并調(diào)用ModelSim 6.0對(duì)設(shè)計(jì)進(jìn)行行為仿真。在第2個(gè)脈沖到來時(shí)進(jìn)行計(jì)數(shù)器置零，開始計(jì)數(shù)，對(duì)每個(gè)輸出端口的波形都進(jìn)行仿真測(cè)試。從仿真波形中可以預(yù)測(cè)出，可編程器件成功地對(duì)脈沖進(jìn)行控制，然后分頻輸出，達(dá)到預(yù)定的要求。
行為仿真只是對(duì)VHDL語言進(jìn)行邏輯綜合后仿真，布局布線后仿真則是在具體器件和硬件資源分配后，利用從布局布線中提取的一些信息，其中包括了目標(biāo)器件及互連線的時(shí)延、電阻、電容等信息，并考慮走線之間的相互影響后產(chǎn)生的仿真波形。圖4是布局布線后仿真圖，可以看到在CLR信號(hào)有效開始，輸出端經(jīng)過4個(gè)周期的延遲后才響應(yīng)到有效的復(fù)位信號(hào)，這個(gè)說明器件延時(shí)加上互連線延時(shí)為4個(gè)周期，但是這并不影響設(shè)計(jì)輸出脈沖的質(zhì)量，在其他電子設(shè)計(jì)中卻要考慮到這個(gè)延遲。
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3 試驗(yàn)結(jié)果
做好電路版，調(diào)試程序成功后，用型號(hào)為TektronixTDS210示波器測(cè)出兩個(gè)端口的輸出波形如圖5和圖6所示。圖5中波形幅度為3.98 V，峰峰值為4.98 V，脈沖寬度為37.8 ns，上升沿為16.7 ns；圖6波形幅度為1.53 V，峰峰值為2.51 V，脈沖寬度為19.8 ns，上升沿為9.7 ns。在示波器中顯示，得到納秒脈沖信號(hào)非常穩(wěn)定，可以作為一個(gè)穩(wěn)定的納秒信號(hào)源。每個(gè)脈沖過后都有一個(gè)小的負(fù)脈沖，并且上升沿和下降沿并沒有像仿真時(shí)短，主要原因是：一是仿真在一個(gè)相對(duì)理想的條件下進(jìn)行的，對(duì)器件資源在電路中的實(shí)際體積忽略；二是芯片的微加工制造工藝不精確，寄生電容電阻的大小沒有精確計(jì)算，可以在輸出端加電容接地減小過脈沖。
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