全數(shù)字三相昌閘管觸發(fā)器IP軟核設計

1 三相全控橋整流電路
如圖1所示，三相全控橋整流電路由6只晶閘管組成。共陰極組側(cè)和共陽級組側(cè)的各3只晶閘管相互換流，在電源的一個周期內(nèi)獲得6次換流的脈動波形。三相全控橋整流電路在任何時刻必須保證有兩個不同組別的晶閘管同時導通才能構(gòu)成回路。換流只在本組內(nèi)進行，每隔120換流一次。由于共陰級組與共陽級組的換流點相隔60，所以每隔60有一個元件換流。同組內(nèi)各晶閘管的觸發(fā)脈沖相位差為120，接在同一相的兩個元件的觸發(fā)脈沖相位差為180，而相鄰兩脈沖的相位差是60。

2 IP軟核設計
2.1 觸發(fā)脈沖輸出設計思路
本設計的觸發(fā)脈沖移相是以三相的自然換相點為基準的，三相電源U、V、W輸入經(jīng)過兩兩相減并整流以后得到周期為20 ms、相位差為120的三路方波A、B、C(如圖2所示)，作為頂層模塊的同步輸入。分析觸發(fā)脈沖可以發(fā)現(xiàn)，不管移相觸發(fā)角為多少，以A相的過零點作為同步點，則從同步點開始的一個周期360內(nèi)，必然產(chǎn)生6次輸出脈沖。本設計采用雙窄脈沖，每次有兩路輸出。6個晶閘管的觸發(fā)分別由A、B、C的正、負電平周期內(nèi)進行延時。例如：A的正電平周期內(nèi)，以A的上升沿為起始點，經(jīng)過由移相角決定的延時后，發(fā)出VTl的觸發(fā)脈沖；在雙窄脈沖應用中，同時發(fā)出VT6的觸發(fā)脈沖。觸發(fā)脈沖時序圖如圖3昕示。

可以實現(xiàn)從自然換相點開始0～180的延時，設計思路簡單直觀，而通常設計則須區(qū)分不同的移相范圍。在外部輸入6MHz的時鐘時，可以實現(xiàn)精度為O．003的移相，同時還可實現(xiàn)相序自適應。
2.2 IP軟核設計思路
采用層次化的設汁思想，將模塊分為頂層模塊和子模塊，各模塊均使用VHDL語言進行設計。頂層模塊(Trigger)決定整個設計的輸入／輸出接口和各個子模塊的連接關(guān)系。設計思路為：移相角的輸入由并行的16位數(shù)據(jù)線輸入，并保存在移相角寄存器中；A、B、C三相輸入作為移相觸發(fā)輸出的基準，根據(jù)移相角寄存器中的延時值對相應晶閘管的觸發(fā)脈沖進行延時；觸發(fā)脈沖由VTl～VT6輸出，CLK是時鐘輸入，SOUT是周期為3．3ms的同步輸出。共有4個子模塊s_pulse、ph_adp、delayer和word。
s_pulse模塊將A、B、C_三相輸入通過D觸發(fā)器實現(xiàn)時鐘同步，由TAF_EN信號輸入作為移相角的更新使能。當TAF_EN為1時，用并行的l6位數(shù)據(jù)口D0～D15的數(shù)據(jù)更新移相角寄存器中的數(shù)值。
ph_adp模塊根據(jù)A、B、C三相輸入完成相序的判斷。相序的判斷基于以下算法；當A相(U-V)的上升沿到來時，如果A、B、C三相輸入的電平為101，則為正相序(U、V、W)輸入；如果A、B、C三相輸入的電平為110，則為負相序(U、W、V)輸入。模塊輸出信號ps、ns分別作為正、負相序的標志。
delayer模塊產(chǎn)生寬度為O．8 ms的觸發(fā)脈沖。觸發(fā)脈沖的產(chǎn)生分別以三相輸入的上升、下降沿為基準，根據(jù)移相角寄存器中的值，由CLK觸發(fā)的計數(shù)器完成6個觸發(fā)脈沖的延時。例如：以同步輸入A相的上升沿為基準，由CLK觸發(fā)計數(shù)器開始計數(shù)，當計數(shù)值達到移相角寄存器中的值后，送出一個寬度為0．8 ms的觸發(fā)脈沖VTl；三相輸入的上升、下降沿分別采用各自的計數(shù)器。
word模塊完成觸發(fā)脈沖的調(diào)制。調(diào)制頻率為10 kHz，使得每個觸發(fā)脈沖內(nèi)有8個子脈沖，通過脈沖變壓器對6個晶閘管的門極控制，并根據(jù)相序標志ps、ns以正確的順序送出觸發(fā)脈沖。
正相序時的觸發(fā)脈沖順序為：VTl→VT2→VT3→VT4→VT5→VT6→VTl。
負相序時的觸發(fā)脈沖順序為：VT6→V15→VT4→VT3→VT2→VT1→VT6。
2．3 IP軟核設計實現(xiàn)
本設計中，IP軟核由VHDL語言編寫實現(xiàn)，使用synplicity公司的Synplify Pro完成編譯和綜合。綜合以后的RTL級系統(tǒng)框圖如圖4所示。

可以根據(jù)具體系統(tǒng)所用的不同器件進行綜合，再使用不同器件廠商的布局布線工具產(chǎn)生編程文件，然后下載到具體器什中，就完成了該IP軟核的應用實現(xiàn)。

3 IP軟核的仿真及驗證
為了驗證該IP軟核的邏輯功能，需要對其進行功能仿真。編寫testbench，在仿真軟件Modelsim中對頂層模塊進行功能模塊。使用testbench可以對所設計的功能模塊進行靈活的仿真，以檢驗IP軟核在正、負相序輸入以及各種移相角時的輸出是否正確。圖5和圖6分別為正、負相序輸入時移相角為120的仿真波形。

由仿真結(jié)果可以看出，該IP核的邏輯功能正確。用QuARTUSII進行編譯后，下載到Altera公司的新一代CPLDMAXII系列的EPMl270中，能夠?qū)崿F(xiàn)精確的移相以及相序自適應。

4 結(jié)論
按照IP軟核的設計流程，完成了全數(shù)字二二相晶閘管移相觸發(fā)器的設計。該方法解決了不同移相范圍觸發(fā)脈沖輸出的問題，并實現(xiàn)了相序自適應，為三相晶閘管移相觸發(fā)電路的應用提供了有效的可復用設計手段，使得整個控制系統(tǒng)的設計得以簡化。該IP軟核的設計已成功應用于基于TMS320LF2407A的直流電機調(diào)速系統(tǒng)中。