使用Eye Doctor II工具分析解決測試著色難題

在信號完整性測試中，由于探測點受限引入的傳輸線延遲，及芯片的寄生參數(shù)，會導(dǎo)致測試波形在邊沿上有臺階或回溝。這種因測試引入的這種差異叫做測試著色，測試著色引入的信號質(zhì)量問題一般不用解決，但如何分辨測試著色是一個難題。

LeCroy公司高級信號完整性分析軟件包Eye Doctor II提供的VP@RCVR（接收端虛擬探測）功能可以非常方便地利用大家所熟悉的端接模型對這種測試難題進(jìn)行分析，能夠簡單快速的分辨測試著色問題，提高硬件調(diào)試效率。

測試著色案例

如下波形可以看到該時鐘信號邊沿出現(xiàn)回溝，這種現(xiàn)象隨著信號速率變高而越來越普遍，如何分析這種現(xiàn)象？我們可以通過仿真驅(qū)動芯片模型和電路拓?fù)?，檢查PCB中參考平面的完整性、信號走線的間距來排除設(shè)計問題。如何進(jìn)一步驗證分析是否是測試著色引入的？是否真正滿足芯片的指標(biāo)要求？

下面以該問題作為案例介紹分析過程。

反射的基本原理分析

單端的時鐘信號以及邊緣敏感信號，常用源端串阻來吸收反射。這種拓?fù)湓O(shè)計理想狀況下，源端反射系數(shù)為0，負(fù)載端的反射系數(shù)為1。

驅(qū)動信號的快慢t_rise對V_pkg和V_die的影響：

根據(jù)傳輸線的反射原理，當(dāng)信號上升時間大于兩倍傳輸線延遲時，則在信號躍遷完成之前，信號探測點處會先完成發(fā)射疊加。因此當(dāng)上升時間小于兩倍的傳輸線時延（TD）時，上升時間將對波形產(chǎn)生嚴(yán)重的影響。

C_die的大小對V_pkg和V_die的影響：

而在實際系統(tǒng)中，幾乎沒有負(fù)載為純電阻的情況，比如：CMOS門電路的輸入大多是呈容性的，而封裝的焊接線和框架則是感性的。當(dāng)傳輸線端接為容性負(fù)載時，驅(qū)動器和負(fù)載處的波形將與典型的傳輸線相應(yīng)波形完全不同。本質(zhì)上，電容是一種與時間有關(guān)的負(fù)載，當(dāng)信號剛到達(dá)電容時，電容可看作短路負(fù)載，對應(yīng)的反射系數(shù)為-1；電容充滿電后，可看作開路負(fù)載，對應(yīng)的反射系數(shù)為1。

L_pkg的大小對V_pkg和V_die的影響：

當(dāng)傳輸線上的電氣通路中出現(xiàn)串聯(lián)電感時，該電感同樣是與時間有關(guān)的負(fù)載。當(dāng)電路中剛加上一個階躍電壓時，電感幾乎沒有電流流過，這會反射系數(shù)為1。電感的大小決定反射系數(shù)1能保持多長時間，如果電感足夠大，信號幅度將會倍增。此后電感釋放能量，其放電速度取決于LR電路的時間常數(shù)t=L/Z0(Z0為傳輸線阻抗)。

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