可降低下一代IC測(cè)試成本的確定性邏輯內(nèi)置自測(cè)技術(shù)

20世紀(jì)70年代隨著微處理器的出現(xiàn)，計(jì)算機(jī)和半導(dǎo)體供應(yīng)商逐漸認(rèn)識(shí)到，集成電路需要在整個(gè)制造過程中盡可能早地進(jìn)行測(cè)試，因?yàn)樾酒圃烊毕萋侍?，不能等到系統(tǒng)裝配好后再測(cè)試其功能是否正確，所以在IC做好之后就應(yīng)對(duì)它進(jìn)行測(cè)試，一般在自動(dòng)測(cè)試設(shè)備上采用仿真完整系統(tǒng)激勵(lì)和響應(yīng)的功能測(cè)試方案進(jìn)行。

功能測(cè)試使制造過程更加經(jīng)濟(jì)高效，因?yàn)榭梢员ＷC裝配好的電路板和系統(tǒng)都是由已知完好的部件構(gòu)成，所以成品工作正常的可能性更高。功能測(cè)試代表了第一代IC測(cè)試，廣泛應(yīng)用了近二十年。隨著電子產(chǎn)品越來越復(fù)雜專業(yè)，專用集成電路(ASIC)成為數(shù)字測(cè)試的重點(diǎn)，這種電路的開發(fā)周期更短，需要新的測(cè)試方法。

20世紀(jì)90年代初期，創(chuàng)建一套能滿足缺陷覆蓋率水平的功能測(cè)試方案成本非常高昂，而且開發(fā)工作單調(diào)乏味，此時(shí)掃描測(cè)試顯示出明顯的優(yōu)勢(shì)，它具有可預(yù)測(cè)覆蓋范圍自動(dòng)測(cè)試方案生成(ATPG)功能。與集成可測(cè)性設(shè)計(jì)(DFT)合在一起，設(shè)計(jì)人員能于設(shè)計(jì)早期保證其設(shè)計(jì)是高度可測(cè)的，且滿足嚴(yán)格的質(zhì)量要求，沒有過多技術(shù)性工作，也不會(huì)造成計(jì)劃延遲。在過去十年，這種從功能測(cè)試到掃描測(cè)試的轉(zhuǎn)變代表IC測(cè)試走向了第二代。

新型系統(tǒng)級(jí)芯片測(cè)試方法

如今整個(gè)系統(tǒng)都能放在一個(gè)芯片上，百萬門SoC產(chǎn)生的新挑戰(zhàn)帶來了對(duì)第三代數(shù)字測(cè)試的需求。最根本的問題與經(jīng)濟(jì)效益有關(guān)，即設(shè)計(jì)人員和測(cè)試工程師應(yīng)如何應(yīng)用掃描測(cè)試，既達(dá)到可預(yù)測(cè)高覆蓋率，同時(shí)制造成本低且對(duì)設(shè)計(jì)影響最??？之所以有這種要求的原因之一是如果要實(shí)現(xiàn)高覆蓋率測(cè)試，掃描測(cè)試的數(shù)據(jù)量將急劇增長(zhǎng)。決定掃描測(cè)試數(shù)據(jù)的因素包括：

·掃描狀態(tài)元件總數(shù)

·目標(biāo)故障位置總數(shù)

·被測(cè)故障模式的數(shù)量和復(fù)雜度

上述每個(gè)因素都會(huì)隨新一代硅片工藝技術(shù)進(jìn)步而使最后的數(shù)據(jù)量大幅增加。把這些因素與芯片I/O的數(shù)量限制和速度增長(zhǎng)，以及ATE通道的物理約束結(jié)合起來考慮時(shí)，會(huì)發(fā)現(xiàn)掃描測(cè)試時(shí)間和成本都將呈指數(shù)增長(zhǎng)。

確定性邏輯內(nèi)置自測(cè)結(jié)構(gòu)

Synopsys確定性邏輯內(nèi)置自測(cè)(DBIST)是高級(jí)系統(tǒng)級(jí)芯片測(cè)試DFT Compiler SoCBIST的一個(gè)很重要的功能，是一種有效數(shù)字邏輯測(cè)試方法，能提高測(cè)試質(zhì)量，減少測(cè)試對(duì)設(shè)計(jì)人員的影響。它可以降低下一代集成電路測(cè)試成本，提高未來更大更復(fù)雜SoC設(shè)計(jì)的總體質(zhì)量。

SoCBIST對(duì)一次通過測(cè)試綜合方案DFT Compiler進(jìn)行了擴(kuò)展，使設(shè)計(jì)人員在其設(shè)計(jì)中可直接實(shí)施可預(yù)測(cè)邏輯內(nèi)置自測(cè)(BIST)，而不會(huì)影響設(shè)計(jì)的功能、時(shí)序或電源要求。DBIST提供了一整套功能強(qiáng)大的BIST設(shè)計(jì)規(guī)則檢測(cè)(DRC)、綜合、集成、方案生成、驗(yàn)證及診斷能力。

圖1是Synopsys確定性邏輯BIST的基本結(jié)構(gòu)，它利用已有的邏輯BIST概念和技術(shù)實(shí)現(xiàn)下面幾個(gè)基本目標(biāo)：

·支持大量并行內(nèi)部掃描鏈路，從而將測(cè)試時(shí)間縮短至少一個(gè)數(shù)量級(jí)；

·把掃描測(cè)試數(shù)據(jù)編碼成BIST晶種(seed)與符號(hào)，使測(cè)試數(shù)據(jù)量減少幾個(gè)數(shù)量級(jí)；

·大幅減少所需測(cè)試引腳數(shù)。

盡管可以考慮其它更簡(jiǎn)單的掃描壓縮技術(shù)，但都不能像邏輯BIST那樣降低整個(gè)測(cè)試成本。此外，邏輯BIST是未來測(cè)試復(fù)用和移植的理想環(huán)境，它可使為某一內(nèi)核/模塊開發(fā)的測(cè)試也能應(yīng)用于SoC/芯片級(jí)、板級(jí)和系統(tǒng)級(jí)測(cè)試當(dāng)中。

傳統(tǒng)邏輯BIST解決方案已出現(xiàn)多年，但仍因?yàn)槿舾筛締栴}沒有得到廣泛的應(yīng)用，包括：

·工具仍限定在設(shè)計(jì)流程，而不是一個(gè)綜合解決方案；

·覆蓋率取決于隨機(jī)邏輯BIST，這導(dǎo)致不可預(yù)測(cè)的設(shè)計(jì)影響和更低的測(cè)試質(zhì)量；

·測(cè)試依賴于長(zhǎng)時(shí)間自測(cè)，相對(duì)于在昂貴的ATE上的制造測(cè)試效率很低，只能預(yù)計(jì)故障檢測(cè)率；

·診斷成為事后諸葛亮，需要專用ATE接口，不能提供完整的信息確定缺陷的位置。

集成確定性邏輯BIST流程

圖2是DBIST流程的主要步驟，和掃描DFT相比只額外多了幾步，設(shè)計(jì)或測(cè)試開發(fā)工藝中沒有引入新的迭代過程。該流程的關(guān)鍵是一組定義明確的邏輯BIST規(guī)則，作為寄存器轉(zhuǎn)移級(jí)(RTL)規(guī)則檢查基礎(chǔ)和與RTL綜合集成在一起的自動(dòng)化規(guī)則沖突解決機(jī)制，DFT Compiler為掃描特性提供大量支持，所以DBIST方法對(duì)于現(xiàn)有大多數(shù)掃描流程只需要有一些簡(jiǎn)單的增強(qiáng)即可。在綜合模塊水平上，增加的邏輯BIST規(guī)則只用于能傳播X值到符號(hào)分析儀的未控制節(jié)點(diǎn)，在其它掃描單元完成綜合后，對(duì)沖突節(jié)點(diǎn)提供全面的測(cè)試節(jié)點(diǎn)可控性；在頂層上，未連接到ATE進(jìn)行DBIST測(cè)試的芯片引腳通過附加封包掃描單元對(duì)觀察進(jìn)行控制。與傳統(tǒng)邏輯BIST不同的是，無需增加測(cè)試點(diǎn)就可提高隨機(jī)方案抵抗邏輯的可控性和可觀察性。

在設(shè)計(jì)頂層，DBIST控制器自動(dòng)由DFT COMPILER合成、插入并連接到帶DBIST的模塊測(cè)試引腳上。為支持更大型設(shè)計(jì)，DFT Compiler可以使用掃描插入和帶DBIST模塊的“只測(cè)”模型，這些只測(cè)模型提供的容量幾乎無限，大大縮短了頂級(jí)DBIST綜合的運(yùn)行時(shí)間。DBIST控制器幾乎不需要用戶輸入，可自動(dòng)配置用于最后內(nèi)部掃描鏈路結(jié)構(gòu)，其流程是透明的，它處于DBIST解決方案的中心并幫助得到最后的結(jié)果。

DBIST控制器利用若干標(biāo)準(zhǔn)邏輯BIST元件實(shí)現(xiàn)高度優(yōu)化測(cè)試系統(tǒng)，這些單元包括：

·一個(gè)或以上偽隨機(jī)方案發(fā)生器(PRPG)，每個(gè)都由一個(gè)很寬的線性反饋位移寄存器(LFSR)和并行影子寄存器組成，以使晶種再植最優(yōu)；

·一個(gè)或以上移相器，為內(nèi)部掃描鏈路輸入提供統(tǒng)計(jì)獨(dú)立的PRPG值；

·一個(gè)或以上壓縮器，把內(nèi)部掃描鏈路輸出數(shù)減少到1/4；

·一個(gè)或以上多輸入記號(hào)寄存器(MISR)以收集測(cè)試響應(yīng)；

·一個(gè)DBIST狀態(tài)機(jī)和相關(guān)計(jì)數(shù)器。

除了所需邏輯BIST功能外，DBIST還支持4個(gè)單獨(dú)測(cè)試模式用于完整的制造測(cè)試程序：