在線檢測與分析快速發(fā)現不可見的電學缺陷

關鍵字：在線檢測 電學缺陷

從成品率的角度來看，真正關心的是那些影響成品率的缺陷。其余的缺陷僅僅只是些小麻煩，所以把時間花在它們上面是一種浪費。大部分在線檢查和缺陷探測方法都集中在可見缺陷，這樣或多或少影響性能。通常，工藝完成以后，只有在電學測試數據獲得之后才可能將其與產品成品率進行關聯。當然，我們已經知道如何很好地估計哪些可見缺陷是重要的，哪些是與結構和形態(tài)無關的。然而，隨著器件越來越小，新工藝中引入新結構和新材料，越來越多的致命缺陷是不可見的——指對傳統(tǒng)在線檢測技術不可見。通常缺陷在形成后，只有經過幾天或幾周的電學測試才能被找到。

要克服這個不足，人們開發(fā)了一種新的在線探測技術，該技術在探測不可見電學缺陷方面比傳統(tǒng)的技術要快10倍。另外，該技術獲得的電學數據還可以與可見缺陷關聯起來，這有助于鑒別致命缺陷和非致命缺陷。已表明，更快的缺陷探測和致因分析能夠縮短工藝開發(fā)和成品率學習周期，加快量產步伐，加 速成品率恢復，更快將新產品推向市場，提高大規(guī)模生產的產量和利潤。

可見缺陷探測方法速度很快，幾乎能用在產品晶圓制造工藝的任何地方。相比之下，用傳統(tǒng)方法探測不可見缺陷有幾種局限性：

它們通常依賴產品晶圓或

它們僅能用于以后的制造工藝。

它們檢測到的缺陷很難在產品晶圓或測試結構中再定位和分析。

SRAM測試結構可能對探測小缺陷不夠敏感。

在幾個ppb的量級上，要確保90nm及更高技術節(jié)點有穩(wěn)定的成品率，它們需要大量的晶圓才能提供有意義的統(tǒng)計結果。
在fab外的實驗室做失效分析要花上很多天時間。

新技術擺脫了這些限制。它不僅快速，而且能在fab內對特別設計的短流程（short-flow）測試晶圓做電學測量，并使用自動聚焦離子束（FIB）和掃描電子顯微鏡（SEM）分析，以便在數小時內獲得可行的失效分析結果，而不再需要花費數天的時間（圖1）。

測試方法

測試晶圓，稱為特征載體（CV），含有經過特別設計的測試結構，這些結構對設計工藝間相互作用很敏感，而這些相互作用則影響產品成品率。CV內的測試結構是根據特定的工藝或工藝模塊定做的。CV覆蓋了大部分FEOL和BEOL出現的問題，而且能完整覆蓋系統(tǒng)和隨機缺陷，并且只用3到6片晶圓就可得到1-3個ppt失效范圍的統(tǒng)計靈敏度。此外，由于CV是短流程測試芯片，設計為幾天內制造完成（相比全流程晶圓數月時間），這實際上加快了學習周期。

在超凈間內，大量使用CV的專用并行測試機是經過特別設計的，而且比當前參數測試機要快10-15倍。電測試數據自動傳送到綜合分析軟件，該軟件能詳細表征工藝缺陷模式。該軟件將電學數據與所有已知可見缺陷數據做關聯，能讓操作員從更寬廣的屬性角度選擇與分類缺陷。該軟件通過文件接口導出已選擇的數據和定位。

在電學測試完成后，有缺陷的晶圓和被測器件的位置數據被傳送給一個在線、全晶圓雙束FIB/SEM，以便對被選的缺陷做詳細的特性分析。雙束缺陷分析使用FIB在被選缺陷處切割出截面，暴露出襯底結構以便用SEM做高分辨率成像。需要配備離子和電子束，以使SEM能夠對研磨過的FIB截面成像。自動化的高速平臺能快速精確地定位截面和成像中的缺陷，靠的是從電學測試機傳來的數據。

分析處理分兩個階段。第一階段，操作員使用電勢對比成像（voltage contrast imaging）來識別和精確定位失效位置。電勢對比存在于SEM圖像中，是由樣本表面的電勢差引起的。電荷由掃描電子或離子沉積下來，并積累在未接地的非導體表面或導體表面。積累的電荷改變了表面電勢以及用來SEM成像的二次電子信號的強度。電勢對比圖給我們提供了一種快速找出微電子電路短路與開路的方法。缺陷一旦定位，雙束FIB/SEM就用FIB自動研磨一個基準標記。在這個研究中，我們可以定位開路缺陷（>100 M-Ω）和短路缺陷（50 K-Ω）的最大速率約為每小時10處。缺陷的尺度范圍從小至50nm以下到大至40，000平方微米。

在第二個分析階段，雙束FIB/SEM自動重訪每個被標記的缺陷。利用特征識別程序，它先定位到先前的基準標記處，然后研磨一個精確放置的有缺陷的截面，最后得到襯底結構的高分辨率成像。系統(tǒng)也許還需要交替使用切片-視圖法，其中一小部分的晶圓表面以增加的步長被研磨，然后每步后進行成像。每處截面和成像操作大概要花7分鐘時間。缺陷分析機把圖像上傳到電學測試機的分析數據庫，然后和特定的缺陷做關聯。這些圖像可以被存在數據庫中的所有其他屬性使用，以優(yōu)先補償及促使成品率提高。

BEOL模塊結果

BEOL表征使用包含三層金屬的CV測試芯片，從Metal 1到Metal 3，包括通孔。通常的SoC產品中，CV設計包括超過1300種不同的布局布線。例如，要表征通孔節(jié)距的響應，測試芯片涵蓋一系列的結構，這些結構包含了不同的節(jié)距，而且不同的頂部和底部金屬都有覆蓋。另一組結構則找出金屬形貌對上層金屬短路的影響。這些結構的參數范圍和分布是嚴格設計的，這樣獲得的ppb級失效結論具有統(tǒng)計學意義，而這個失效級別是先進工藝在使用最少測試晶圓數的條件下所要求的。

完成短流程工藝和通常的線內檢查后，在專用的電學測試機中做BEOL CV測試。對每個300mm晶圓而言，其上所有的芯片和結構做測試的時間大概是3小時。用分析軟件對電學測試數據分析以確定每類結構的特性，包括失效率、成品率和空間結構圖。這樣就可以研究缺陷率與布局布線特性或任何其它的可用測量數據的相關性。例如，由下層金屬形貌導致Metal 3短路可以被分析，以鑒別和最大缺陷率相關的密度、線寬和線間距。

分析軟件也可以只

選擇其它線內檢查沒有探測到的缺陷——不可見缺陷。被選擇的缺陷然后被導出到缺陷分析機做進一步特征分析。圖2顯示了圖1中某一缺陷的電勢對比圖像。圖3顯示了同一缺陷FIB截面的SEM圖像。在鏈的低層互連中很明顯已存在金屬空洞。

短流程法不僅能探測短路，而且還能探測開路。一般而言，開路（2 min/site）比短路（15 min/site）定位更快。圖4說明了怎樣使用電勢對比和FIB技術來隔離金屬短接。

多晶硅模塊CV表征了淺槽隔離（STI）、多晶硅和金屬硅化物模塊。他包括一系列用多晶硅在場區(qū)和有源區(qū)設計的實驗，可提供功能和參數特性。然后雙束FIB/SEM中的截面與成像有助于找出產生缺陷的根源。

FEOL CV完成接觸的擴展特性，這種情況下，金屬與局部互連線接觸。圖5顯示了一個開路接觸的FIB截面，懷疑是由外部殘留物所導致的。盡管這幅截面圖中電學斷開不是很明顯，但是用于定位缺陷的電勢對比成像提供了確鑿的證據，表明這個接觸是開路的。

隨著技術節(jié)點的不斷減小，用傳統(tǒng)檢測技術不能檢測的缺陷比例不斷提高。傳統(tǒng)不可見缺陷檢測方法在晶圓工藝接近完成前是不可用的。延遲不可見缺陷的探測與分析，不僅延長了工藝開發(fā)和成品率學習周期，延緩了量產步伐，而且實際上加大了大規(guī)模生產的風險。

以上所描述的技術，結合了自動FIB/SEM缺陷分析，可將不可見缺陷探測和分析時間降低一個數量級。嚴格設計的測試結構對一系列設計參數有優(yōu)良的敏感性，而且樣本數足以在幾個ppb級上給出有統(tǒng)計意義的評估。該技術不僅有可靠的致命缺陷探測能力，還有優(yōu)異的鑒別妨礙缺陷（nuisance defects）的能力。所有這些優(yōu)點對縮短產品和工藝開發(fā)周期，加快可盈利量產步伐，和加速成品率損失的恢復都至關重要。

參考文獻

1．Michael B. Schmidt et al., “New Methodology for Ultra-Fast Detection and Reduction of Non-Visual Defects at the 90nm Node and Below Using Comprehensive e-Test Structure Infrastructure and Inline DualBeam FIB,” ASMC 2006.

2．D. Ciplickas, S.F. Lee, A. Strojwas, “Critical Features: A New Paradigm for Evaluating IC Yield Loss,” Solid State Technology, 2001.