基于Microblaze軟核FSL總線的門光子計數(shù)器設計與實
加入技術交流群
3．2 通訊協(xié)議
Microblaze到計數(shù)IP核之間的通訊數(shù)據(jù)定義如下：本文引用地址：http://butianyuan.cn/article/194785.htm
計數(shù)IP核到Microblaze之間的通訊數(shù)據(jù)定義如下：
3．3 計數(shù)IP核的設計實現(xiàn)
3．3．1 計數(shù)IP核的結構
計數(shù)IP核采用verilog硬件語言編寫，其結構如圖6所示，頂層文件counterpulse3對接口進行配置，并根據(jù)FSL總線上的命令參數(shù)選擇工作模式，pulsecount1、pulsecount2和pulsecount3分別是3種工作模式的代碼實現(xiàn)，fsloprt是與FSL進行接口的代碼。
3．3．2 與FSL總線接口
fslopn．v的代碼完成與FSL總線接口功能。FSL總線是單向點對點的通道，它用于完成任意FPGA中兩個模塊的快速通訊。FSL總線是基于FIFO的，基于非共享的無仲裁通信機制，它的深度是可以設置的，最大可以到8k，具備高速的通信性能，其結構如圖7所示。
評論