一種用于高精度ADC片上測試的信號發(fā)生器
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本文中運算放大器采用兩級結(jié)構(gòu)，如圖3所示。其中：輸入級采用帶增益自舉電路的套筒式共源共柵結(jié)構(gòu)，包括主運放和輔助運放。主運放采用NMOS輸入的套筒式共源共柵結(jié)構(gòu)，具有高增益、低功耗以及良好的頻率特性。輔助運放OP1，OP2分別為采用PMOS輸入和NMOS輸入的折疊式共源共柵全差分結(jié)構(gòu)，進一步提高運放增益。第二級采用共源結(jié)構(gòu)來改善套筒式共源共柵結(jié)構(gòu)輸出擺幅小的缺點，同時也能一定程度上提高運算放大器的開環(huán)增益。由于級數(shù)增加也會引入新的零極點，從而會影響運放的穩(wěn)定性。所以，必須加入補償電容C，使相位裕度滿足要求。本文引用地址：http://butianyuan.cn/article/195109.htm
由Spectre仿真所得的運算放大器的交流幅頻、相頻特性如圖4所示。表1總結(jié)了運算放大器的基本性能參數(shù)。
3．2 遲滯比較器設計
遲滯比較器的遲滯特性是比較器中引入正反饋的結(jié)果。遲滯比較器有兩個輸入閾值，當輸入電壓經(jīng)過其中一個閾值時輸出電壓會改變，同時輸入閾值會跳變到另一個值。要再次改變輸出，輸入必須到達跳變之后的閾值，在輸出改變的同時，閾值又會跳變回原來的值。本文所采用的遲滯比較器電路及輸入-輸出特性曲線如圖5所示。
兩個輸入閾值分別為：
遲滯比較器中的比較器電路采用兩級開環(huán)運放實現(xiàn)，由于比較器后級是一個2 mΩ的電阻，所以必須使比較器輸出級電阻足夠低，以防止由于電阻分壓而導致比較器輸出電壓達不到電源電壓以及地電壓。因此，在兩級開環(huán)運放之后增加了一個大寬長比的反相器鏈以獲得較低的輸出電阻，如圖6所示。
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