12位高速ADC存儲電路設計與實現(xiàn)

　　AD9225輸出的12位數(shù)據(jù),再加溢出指示位OTR共13位與兩片628512相連。兩片628512組成并聯(lián)結構,由同一地址發(fā)生器產(chǎn)生地址,同一寫信號線控制寫操作。20位地址發(fā)生器由五片同步計數(shù)器74161構成。注意,此處不能采用異步計數(shù)器,因為異步計數(shù)器的輸出延時太大。

　　存儲器的存儲過程可以分解成三個過程來討論：① 地址碼加在RAM芯片的地址輸入端,選中相應的存儲單元,使其可以進行寫操作。② 將要寫入的數(shù)據(jù)放在數(shù)據(jù)總線上。③ 加上片選信號及寫信號,這兩個有效信號打開三態(tài)門,使DB上的數(shù)據(jù)進入輸入回路,送到存儲單元的位線上,從而寫入該存儲單元。

　　圖4所示的接口電路中,地址碼信息和數(shù)據(jù)碼信息在同一時鐘信號的上升沿產(chǎn)生,片選線由地址發(fā)生器的最高位（A19）提供。寫信號線是接口的最關鍵部分,它必須保證在AD9225轉換完成以后,在保持地址信息和數(shù)據(jù)信息不變的情況下,有足夠的低電平持續(xù)時間完成存儲操作。低速的數(shù)據(jù)采集系統(tǒng)可直接采用CLK作為寫信號。高速ADC在使用時,對時鐘的占空比要求很高。AD9225要求CLK的占空比在45％~55％之間,如果還直接采用CLK作為寫信號,將難以滿足要求。例如,如果采樣速率為10 Msps,CLK的低電平持續(xù)時間僅為50 ns,小于628512的存儲時間70 ns,因此,必須要對晶振信號進行適當?shù)倪壿嬣D換以獲得足夠的寫周期。考慮到寫信號僅在低電平狀態(tài)有效,在產(chǎn)生信號時,可以盡量減少高電平的持續(xù)時間。經(jīng)過多次仿真試驗,作者采用圖5所示的邏輯控制電路來獲得相應的寫信號。

圖5 邏輯控制電路

　　對應于此邏輯電路的時序如圖6所示。

圖6 邏輯控制電路時序圖

5 結論

　　本文詳細介紹了一種高 速A/D轉換芯片AD9225的結構和應用,在比較了各種高速數(shù)據(jù)采集系統(tǒng)的存儲方案的基礎上,給出了AD9225與628512存儲器的接口電路。該電路實際上是高速ADC與一般RAM接口的縮影。在寫信號的實現(xiàn)上,采用了控制邏輯,具有創(chuàng)新性和通用性。