祖父時(shí)代的ADC已成往事：RF采樣ADC給系統(tǒng)設(shè)計(jì)帶來(lái)諸多好處

常規(guī)軟件無(wú)線電設(shè)計(jì)

　　在寬帶無(wú)線電應(yīng)用中，對(duì)高達(dá)50 MHz的頻段同時(shí)進(jìn)行采樣和轉(zhuǎn)換并不是罕見的事。為了正確地對(duì)50 MHz頻段進(jìn)行數(shù)字化，ADC將需要至少5倍的采樣帶寬，即至少約250 MHz。將這些數(shù)值代入上式，ADC達(dá)到–153 dBFS/Hz NSD要求所需的SNR約為72 dBFS。

　　圖4顯示了利用250 MSPS ADC對(duì)50MHz頻段有效采樣所采用的頻率規(guī)劃。該圖還顯示了二次和三次諧波頻段的位置。

　　ADC采樣的頻率都會(huì)落在ADC的第一奈奎斯特(DC–125 MHz)頻段。這種現(xiàn)象稱為混疊，因此這些頻率包括目標(biāo)頻段、折回或混疊到第一奈奎斯特頻段的二次和三次諧波，如圖5所示，說(shuō)明如下：

　　除NSD規(guī)格外，GSM、LTE和LTE-A等蜂窩通信標(biāo)準(zhǔn)還對(duì)SFDR(無(wú)雜散動(dòng)態(tài)范圍)有其它嚴(yán)格要求。這給前端設(shè)計(jì)帶來(lái)了很大壓力;對(duì)目標(biāo)頻段中的信號(hào)進(jìn)行采樣時(shí)，前端能夠衰減干擾信號(hào)。

　　注意，常規(guī)無(wú)線電前端設(shè)計(jì)的SFDR規(guī)格，即抗混疊濾波器要求很難達(dá)到。滿足SFDR要求的最佳抗混疊濾波器(AAF)解決方案是采用帶通濾波器。通常，此類帶通濾波器為五階或更高階。一款可以滿足此類應(yīng)用的SNR(或NSD)和SFDR要求的合適ADC是16位250 MSPS模數(shù)轉(zhuǎn)換器AD9467^[4]。采用AD9467的蜂窩無(wú)線電應(yīng)用前端設(shè)計(jì)將類似圖6所示。

　　滿足SFDR要求的AAF的頻率響應(yīng)如圖7所示。此系統(tǒng)的實(shí)現(xiàn)不是不可能，但存在很多設(shè)計(jì)難題。帶通濾波器涉及到大量器件，是最難實(shí)現(xiàn)的濾波器之一。器件選擇非常重要，任何不匹配都會(huì)導(dǎo)致ADC輸出中出現(xiàn)不需要的雜散(SFDR)。除了非常復(fù)雜以外，任何阻抗不匹配都會(huì)影響濾波器的增益平坦度。為了優(yōu)化該濾波器設(shè)計(jì)以滿足帶通平坦度和阻帶抑制要求，需要做相當(dāng)多的設(shè)計(jì)工作。

　　雖然這種無(wú)線電設(shè)計(jì)的前端實(shí)現(xiàn)很復(fù)雜，但它確實(shí)有效，如圖8中的SNR/SFDR性能與頻率的關(guān)系曲線所示。205 MHz時(shí)的FFT如圖9所示。然而，系統(tǒng)實(shí)現(xiàn)因?yàn)橄铝性蚨兊脧?fù)雜：

　　● 濾波器設(shè)計(jì)。

　　● FPGA必須提供專用I/O端口來(lái)捕捉LVDS數(shù)據(jù)(16對(duì))，這會(huì)使PCB設(shè)計(jì)復(fù)雜化。

　　● FPGA還需要留出一些處理能力來(lái)進(jìn)行數(shù)字信號(hào)處理。

RF采樣ADC簡(jiǎn)化并加速設(shè)計(jì)

　　RF采樣ADC方法采用過(guò)采樣技術(shù)，然后抽取數(shù)據(jù)以改善動(dòng)態(tài)范圍^[5]。深亞微米CMOS技術(shù)提供的速度優(yōu)勢(shì)與高數(shù)字集成度能力相結(jié)合，開創(chuàng)了RF采樣ADC的新紀(jì)元，它現(xiàn)在能執(zhí)行大量重要處理，而不只是簡(jiǎn)單的模數(shù)轉(zhuǎn)換。這些ADC擁有更多的數(shù)字電路，支持高速信號(hào)處理。

　　對(duì)系統(tǒng)設(shè)計(jì)人員來(lái)說(shuō)，這意味著實(shí)現(xiàn)起來(lái)很簡(jiǎn)單，并可獲得其它靈活性，而這在以前一直屬于ASIC/FPGA領(lǐng)域。上面的無(wú)線電設(shè)計(jì)示例也可以利用RF采樣ADC實(shí)現(xiàn)。AD9680(14位、1 GSPS JESD204B、雙通道ADC)是一款新型RF采樣ADC，而且還有其它數(shù)字處理能力^[6]。此ADC在全速率(1 GSPS)時(shí)的NSD約為67 dBFS^[3]?，F(xiàn)在還不用擔(dān)心SNR，因?yàn)樯院缶蜁?huì)知道。目標(biāo)頻段與之前相同，但關(guān)于RF采樣ADC奈奎斯特區(qū)的頻率規(guī)劃要簡(jiǎn)單得多，如圖10所示。這是因?yàn)樵揂DC的采樣頻率(1 GHz)是上述例子(250 MHz)的4倍。

　　從頻率規(guī)劃可知，它實(shí)現(xiàn)起來(lái)要比圖4所示簡(jiǎn)單得多。AAF要求也有所降低，如圖11所示。這種方法的思想是使用簡(jiǎn)單的模擬前端設(shè)計(jì)，而把數(shù)字處理模塊留在RF采樣ADC內(nèi)以執(zhí)行繁重的信號(hào)處理。

　　過(guò)采樣的好處是將該頻率規(guī)劃擴(kuò)展到整個(gè)奈奎斯特區(qū)，即比250 MSPS奈奎斯特區(qū)大4倍的區(qū)域。這樣就大大降低了濾波要求，一個(gè)簡(jiǎn)單的三階低通濾波器就足夠，而無(wú)需250 MSPS ADC方案所用的帶通濾波器。采用RF采樣ADC的簡(jiǎn)化AAF實(shí)現(xiàn)方案如圖12所示。

　圖13所示為低通濾波器響應(yīng)性能。同時(shí)顯示了帶通濾波器以作比較。低通濾波器的帶通平坦度更佳，而且就器件不匹配而言更容易處理。 其阻抗匹配也更容易實(shí)現(xiàn)。此外，由于器件數(shù)量更少，系統(tǒng)成本也更低。簡(jiǎn)化的前端設(shè)計(jì)可縮短設(shè)計(jì)時(shí)間。

　　由于現(xiàn)代RF采樣ADC集成了非常多的數(shù)字處理功能，因此數(shù)字處理可以在ADC內(nèi)部高速進(jìn)行。如上文所述，這樣可以實(shí)現(xiàn)高功效和高I/O效率的設(shè)計(jì)。現(xiàn)在，系統(tǒng)設(shè)計(jì)人員可以利用其FPGA的未使用JESD204B收發(fā)器來(lái)服務(wù)來(lái)自其它RF采樣ADC的數(shù)據(jù)，這些ADC已對(duì)數(shù)據(jù)進(jìn)行處理(模數(shù)轉(zhuǎn)換、濾波和抽取)。這樣就可以高效使用FPGA資源，同時(shí)提高無(wú)線電設(shè)計(jì)的通道數(shù)。

　　利用DDC，ADC可以用作數(shù)字混頻器來(lái)調(diào)諧至設(shè)計(jì)需要的任何中頻。本例同樣使用上述頻率規(guī)劃。采用1/4抽取選項(xiàng)和實(shí)數(shù)混頻來(lái)演示ADC性能，如圖14所示。

　　在正?；蛉珟捘Ｊ较拢珹D9680的SNR約為66 dBFS至67 dBFS。當(dāng)DDC處于工作狀態(tài)且抽取比為1/4時(shí)，還可以獲得6 dB的額外處理增益[3]。這樣可以確保動(dòng)態(tài)范圍性能保持不變。由于RF采樣ADC以4倍原始采樣速率采樣，因此諧波會(huì)擴(kuò)展(如圖10所示)。RF采樣ADC中的DDC確保抽取濾波器以數(shù)字方式衰減干擾信號(hào)。然而，屬于目標(biāo)頻段內(nèi)的諧波(更高階或其它)仍會(huì)顯示，因?yàn)镈DC允許其通過(guò)。引起它的原因可以是放大器偽像或低通濾波器沒(méi)有足夠的衰減能力。低通濾波器可以根據(jù)系統(tǒng)要求重新設(shè)計(jì)，以滿足其它雜散性能要求。圖15顯示了1 GSPS ADC的SNR/SFDR與輸入頻率的關(guān)系。數(shù)據(jù)清楚地表明，DDC的使用使得SNR提高6 dB(原因是處理增益)，SFDR也得到改善。在全帶寬模式下運(yùn)行時(shí)，SFDR通常受二次或三次諧波限制，而在DDC模式(1/4抽取)下，限制因素為最差其它諧波。

　　抽取輸出的FFT如圖16所示。使用DDC時(shí)，必須采取措施確保目標(biāo)頻段得到正確處理。本例中，NCO設(shè)置為200MHz，使得目標(biāo)頻段落在抽取奈奎斯特區(qū)的中央。DDC可以方便地消除頻譜中不需要的頻率。因此，F(xiàn)PGA的處理開銷更低。作為對(duì)比，圖17顯示了AD9680在正常(全帶寬)工作模式下的FFT。

　　通過(guò)這些圖形可知，DDC除了能改善帶內(nèi)噪聲性能之外，還能提供無(wú)干擾諧波的清潔頻譜。由于DDC對(duì)數(shù)據(jù)進(jìn)行濾波和抽取(至250 MSPS)，因此還會(huì)降低輸出通道速率，這使得JESD204B串行接口具有更靈活的選項(xiàng)。系統(tǒng)設(shè)計(jì)人員可以選擇高通道速率(較昂貴)、低I/O數(shù)FPGA或低通道速率(較便宜)、高I/O數(shù)FPGA。

結(jié)論

　　RF采樣ADC為系統(tǒng)設(shè)計(jì)提供了獨(dú)特的優(yōu)勢(shì)，而在幾年前，這是無(wú)法實(shí)現(xiàn)的。業(yè)界期望加速基礎(chǔ)設(shè)施的設(shè)計(jì)和實(shí)現(xiàn)，以便應(yīng)對(duì)更高的帶寬需求。設(shè)計(jì)時(shí)間和預(yù)算不斷縮減，對(duì)可擴(kuò)展、可重新配置、更多由軟件驅(qū)動(dòng)的架構(gòu)的需求催生出新的設(shè)計(jì)范式。更高帶寬的需求伴隨著更高容量的需求。這就給FPGA I/O帶來(lái)了更大的壓力，而RF采樣ADC可以利用內(nèi)部DDC予以化解。

參考文獻(xiàn)：

　　[1]“噪聲頻譜密度： 一個(gè)‘新’ADC指標(biāo)?” 《Electronic Design》，2014年。

　　[2]W. Kester. 數(shù)據(jù)轉(zhuǎn)換手冊(cè)， Elsevier/Newnes, 2005年。

　　[3]D. Robertson.“高速轉(zhuǎn)換器： 簡(jiǎn)介和工作原理” 《Electronic Design》，2014年。

　　[4]“AD9467.”ADI公司。 www.analog.com/ad9467

　　[5]“AD9680.” ADI公司。www.analog.com/ad9680

　　[6]“過(guò)采樣” http://en.wikipedia.org/wiki/Oversampling

本文來(lái)源于中國(guó)科技期刊《電子產(chǎn)品世界》2016年第2期第24頁(yè)，歡迎您寫論文時(shí)引用，并注明出處。