基于FPGA的多路數(shù)字信號復(fù)接系統(tǒng)設(shè)計與實現(xiàn)

摘要 數(shù)字復(fù)分接技術(shù)是數(shù)字通信網(wǎng)中的一項重要技術(shù)，能將若干路低速信號合并為一路高速信號，以提高帶寬利用率和數(shù)據(jù)傳輸效率。文中在介紹數(shù)字復(fù)接系統(tǒng)的基礎(chǔ)上，采用VHDL對數(shù)字復(fù)分接系統(tǒng)進行建模設(shè)計和實現(xiàn)。并利用乒乓操作和先進先出存儲器(FIFO)對復(fù)接器進行設(shè)計，利用幀同步器對數(shù)據(jù)進行分接。以QuartusII8.0為仿真軟件，對設(shè)計進行仿真驗證，仿真結(jié)果表明，設(shè)計實現(xiàn)了復(fù)接系統(tǒng)，便于修改電路結(jié)構(gòu)，增強了設(shè)計的靈活性，且節(jié)約了系統(tǒng)資源。

數(shù)字通信系統(tǒng)中，為了提高信道的利用率，使多路信號在同一條信道上傳輸時互相不產(chǎn)生相干的方式稱為多路復(fù)用。在時分復(fù)用中，將時間劃分為若干時隙，各路信號在時間上占用各自的時隙，即多路信號在不同時間內(nèi)被傳送，各路信號在時域中互不重疊。數(shù)字復(fù)接終端是將若干低速率碼流變換成一路高速率碼流的設(shè)備。應(yīng)用可編程邏輯門陣列(FPGA)芯片實現(xiàn)復(fù)接系統(tǒng)便于修改電路結(jié)構(gòu)，增強了設(shè)計的靈活性，并節(jié)約了系統(tǒng)資源。

1 多路復(fù)接系統(tǒng)設(shè)計要求

(1)實現(xiàn)兩路數(shù)據(jù)的同步復(fù)接。(2)支路速率為32 kbit·s-1。(3)按位復(fù)接。(4)幀同步碼字為10 bit：“1 0 1 1 0 1 0 01 1”。(5)幀長128 bit。

2 數(shù)字復(fù)接系統(tǒng)基本原理

2.1 數(shù)字復(fù)接系統(tǒng)

數(shù)字復(fù)接終端的作用是將低速數(shù)據(jù)碼流變換成高速數(shù)據(jù)碼流的設(shè)備。將兩個或兩個以上的支路數(shù)字信號按時分復(fù)用方式合并成單一的合路數(shù)字信號的過程稱為數(shù)字復(fù)接;完成數(shù)字復(fù)接功能的設(shè)備稱為數(shù)字復(fù)接器;在接收端將一路復(fù)合數(shù)字信號分離成各支路信號的過程稱為數(shù)字分接。數(shù)字復(fù)接器、數(shù)字分接器和傳輸傳道共同構(gòu)成了數(shù)字復(fù)接系統(tǒng)。

2.2 按位復(fù)接

復(fù)接的方式有：按位、按字和按幀復(fù)接等方式。本文采用按位復(fù)接的方法，方法是每次僅依次復(fù)接每一個支路的一位碼，又稱比特復(fù)接。復(fù)接后的碼序列中第一個時隙中的第一位表示第一路的第一位碼;第二位表示第二路的第一位碼;依此類推，則第n位表示第n路的第一位碼。2路串行數(shù)據(jù)按位復(fù)接原理框圖如圖1所示。

3 數(shù)字復(fù)接系統(tǒng)的建模與仿真

3.1 復(fù)接器總體設(shè)計方案

復(fù)接器的設(shè)計方案如下：首先對兩支路串行數(shù)據(jù)數(shù)字信號進行按位復(fù)接合成一路信號;用FIFO定義2個128 bit幀格式，幀同步碼為10 bit“1011010011”，采用乒乓操作對合路數(shù)據(jù)每118位依次存儲到FIFO中，即將合路數(shù)每118位插入一個幀同步碼，形成128位的幀。乒乓操作是輸入合路數(shù)據(jù)流通過輸入數(shù)據(jù)選擇單元等時地將數(shù)據(jù)流分配到兩個FIFO數(shù)據(jù)緩沖區(qū)。當(dāng)FIFO緩沖區(qū)1寫入數(shù)據(jù)操作時，從FIFO緩沖區(qū)2中讀取數(shù)據(jù)操作;當(dāng)FIFO緩沖區(qū)1讀數(shù)據(jù)操作時，F(xiàn)IFO緩沖區(qū)2中進行寫操作;如此循環(huán)，可實現(xiàn)2路數(shù)據(jù)復(fù)接，具體如圖2所示。

3.2 復(fù)接器關(guān)鍵模塊設(shè)計

(1)合路模塊。合路模塊功能是將兩路串行數(shù)據(jù)按位復(fù)接成一路數(shù)據(jù)，合路模塊輸出的是未接入幀同步碼的數(shù)據(jù)，對于各支路數(shù)據(jù)輸入需使用clksel時鐘作為控制。合路輸出為y信號，D0、D1是兩路串行數(shù)據(jù)，clksel是兩支路控制輸出信號。從仿真圖3中可看出，其能將D0和D1合成一路信號y輸出，仿真結(jié)果正確。

(2)乒乓操作FIFO模塊。乒乓操作FIFO模塊的功能是對合路數(shù)據(jù)加入幀同步碼。乒乓操作FIFO框圖如圖4所示。乒乓操作處理流程如下：輸入數(shù)據(jù)流通過輸入數(shù)據(jù)選擇單元將數(shù)據(jù)流分配到兩個數(shù)據(jù)緩沖區(qū)。在第1個緩沖周期中，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊1;在第2個緩沖周期中，通過輸入數(shù)據(jù)選擇單元的切換，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊2。同時，將數(shù)據(jù)緩沖模塊1緩存的第1個周期的數(shù)據(jù)通過輸出數(shù)據(jù)選擇單元的選擇，送到運算處理單元進行處理;在第3個緩沖周期，再次切換數(shù)據(jù)的進入與輸出緩沖模塊。

空滿信號的產(chǎn)生是設(shè)計FIFO的關(guān)鍵之一，本文通過異步的比較讀寫指針ptr以及讀寫指針的MSB進行判斷，然后產(chǎn)生兩個異步的空滿標(biāo)志信號送入讀寫模塊進行同步，最后向外界輸出兩個同步的空滿信號。圖5的方框內(nèi)可看出空判斷信號atmpty和滿判斷信號afull是取反的關(guān)系。當(dāng)一個RAM數(shù)據(jù)讀完時，另一個RAM寫滿。

圖6中input，是M序列偽隨機碼，“10011101”作為測試信號?？烧J為M序列偽隨機碼是由兩支路信號合路而得到的信號。從仿真波形可看出，空滿判斷信號rmsb和wrsb1互為取反關(guān)系，滿足要求。rptr是讀地址信號從FIFO的首地址開始讀取數(shù)據(jù)的。wptr寫地址信號是從FIFO的第10個存儲單元開始寫入數(shù)據(jù)的，這是因為FIFO的前10個存儲單元使用的是做幀同步碼“1011010011”。zongshu信號端是隨機碼加入幀同步碼后的輸出。

3.3 分接器關(guān)鍵模塊設(shè)計

圖7是分接器的原理框圖。定時發(fā)生器為幀同步系統(tǒng)提供幀定位標(biāo)志信號;幀同步系統(tǒng)用來檢測所傳輸數(shù)據(jù)碼流中的幀同步碼;比特分接電路則用于將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。

(1)幀同步碼檢測。幀同步碼檢測電路由10位移位寄存器組成，將幀同步碼設(shè)定為10位最佳碼“1011010011”，當(dāng)電路檢測到輸入碼流中有幀同步碼組時，檢測電路將輸出“0”;否則將輸出‘1’。輸出結(jié)果將作為定時發(fā)生器的控制信號之一。仿真波形如圖8所示，方框內(nèi)表示搜索得到的幀頭。幀頭為“1011010011”。

(2)定時發(fā)生器。定時發(fā)生器可對時鐘clk進行n分頻，分頻后的周期等于幀周期。定時發(fā)生器主要用以產(chǎn)生幀定位標(biāo)志信號，仿真波形如圖9所示。從框中可看出幀定位標(biāo)志信號。

(3)分路電路。兩路數(shù)據(jù)，可采用一路利用上升沿觸發(fā)，另一路用下降沿觸發(fā)。進而將數(shù)據(jù)存到D鎖存器后，再進行輸出。這便可將一路數(shù)據(jù)變成兩路。

該分路模塊的輸入是二級緩存的輸出，如圖10所示。

3.4 復(fù)分接系統(tǒng)總體設(shè)計

將所設(shè)計的復(fù)接器與分接器相連接，從仿真圖11中可看出，輸出的兩支路信號outa和outb的信號和復(fù)接前輸入的兩支路信號a和b的速率，與所包含的信息完全對應(yīng)。分別改變輸入信號a和b，最后分接出的信號同復(fù)接前的輸入信號一致，證明了設(shè)計的復(fù)分接系統(tǒng)的正確性和可靠性。

4 結(jié)束語

文中介紹了復(fù)分接系統(tǒng)的原理，并給出2路復(fù)分接系統(tǒng)建模方案。利用FIFO定義2個128 bit幀格式，10 bit幀同步碼，采用乒乓操作對合路數(shù)據(jù)每118位依次存儲到FIFO中，再將合路數(shù)每118位插入一個幀同步碼，形成128位的幀，即可實現(xiàn)兩路復(fù)接。同時對來自復(fù)接器的串行碼流進行自動幀識別定位分接，實現(xiàn)主碼流中兩個支路串行數(shù)據(jù)的同步復(fù)接。本系統(tǒng)中各模塊的仿真均在QuartusII 8.0中得到了驗證。