基于PCI CAN的數(shù)據(jù)轉(zhuǎn)換系統(tǒng)設(shè)計

CAN總線是當(dāng)前最流行的工業(yè)現(xiàn)場總線之一，PCI則是一種應(yīng)用普遍的高速同步總線，具有32 bit帶寬，時鐘頻率為0～33 MHz，最大傳輸速率可達132 Mbit·s-1，廣泛應(yīng)用于數(shù)字圖像、語音及數(shù)據(jù)實時采集與處理等領(lǐng)域。本文利用PCI9054接口芯片、FPGA、微處理器與CAN收發(fā)器實現(xiàn)CAN總線與PCI總線問的快速數(shù)據(jù)交換。

1 總體設(shè)計

PCI_CAN數(shù)據(jù)轉(zhuǎn)換系統(tǒng)用于實現(xiàn)上位機的控制信息與CAN總線上各節(jié)點間的狀態(tài)、數(shù)據(jù)信息交換功能。系統(tǒng)通過PCI接口芯片與FPGA將上位機發(fā)出的控制信息發(fā)送給微處理器，由微處理器控制CAN收發(fā)器對CAN總線各節(jié)點進行查詢;同時CAN總線節(jié)點的狀態(tài)、數(shù)據(jù)信息上傳給CAN收發(fā)器，由微處理器控制將其送入FPGA中緩存，再由PCI接口芯片上傳至上位機做進一步數(shù)據(jù)處理、存儲操作。

PCI_CAN數(shù)據(jù)轉(zhuǎn)換系統(tǒng)主要由PCI接口模塊、FPGA邏輯模塊、微處理器與CAN收發(fā)器模塊及時鐘電路4部分組成，其原理框圖如圖1所示。

PCI接口模塊完成PCI總線與本地總線間的數(shù)據(jù)交換。FPGA完成對PCI接口芯片和微處理器的邏輯控制、總線仲裁等任務(wù)，且與微處理器之間通過SPI方式進行數(shù)據(jù)交換。由于CAN節(jié)點以“幀”為單位上傳數(shù)據(jù)，系統(tǒng)使用FPGA內(nèi)嵌的內(nèi)存塊生成FIFO，進行數(shù)據(jù)緩存;同時上位機的控制信號只有一個長字，無需FIFO緩存。微處理器與CAN收發(fā)器模塊接收來自上位機的控制信號，實現(xiàn)對各CAN節(jié)點的查詢、監(jiān)視功能;同時控制CAN收發(fā)器，將CAN節(jié)點上傳的數(shù)據(jù)打包、發(fā)送至FPGA。時鐘電路由40 MHz和25 MHz軍品級晶振組成，提供PCI接口電路局部總線工作時鐘、FPGA主時鐘、微處理器工作時鐘。

2 模塊設(shè)計

2.1 PCI接口模塊設(shè)計

PCI9054是美國PIX公司生產(chǎn)的PCI橋接芯片，符合PCI總線規(guī)范，支持主模式、從模式及DMA傳輸方式，廣泛應(yīng)用于嵌入式系統(tǒng)中。

PCI9054在本模塊中的連接框圖如圖2所示，其中PCI總線信號與PCI連接器相連，包括地址/數(shù)據(jù)復(fù)用信號AD[31：0]，總線命令信號C/BE[3：0]，PCI協(xié)議控制信號PAR、FRA ME#、IRDY#、TRDY#、STOP#、PERR#、SERR#、IDSEL;EEPR()M接口信號直接與配置芯片連接，包括EESK、EEDO/EEDI、EECS;本地總線信號與FPGA相連，包括地址總線LA[13：2]，數(shù)據(jù)總線LD[31：0]，LBE[3：0]#字節(jié)使能信號及控制信號LW/R#、BLAST#、READY#、ADS#。

設(shè)置PCI9054芯片的MODE[1：0]管腳，選擇工作模式為C模式;配置PCI9054相關(guān)寄存器，設(shè)置數(shù)據(jù)傳輸方式為DMA和PCI從設(shè)備方式協(xié)同操作。DMA傳輸是在PCI9054控制下，完成PCI端存儲器和LOCAL端存儲器間的大數(shù)據(jù)量傳輸。

本文選用串行EEPROM芯片93CS56L。在系統(tǒng)復(fù)位后，完成對PCI內(nèi)部寄存器的初始化配置，包括設(shè)備標(biāo)識、狀態(tài)寄存器、控制寄存器、中斷寄存器、本地總線上設(shè)備的地址、空間等信息。由于需要對串行EEPROM進行寫操作，芯片須處于可編程且非保護狀態(tài)，如圖3所示。

2.2 FPGA邏輯模塊設(shè)計

FPGA芯片選用Altera公司的Cyclone IV系列工業(yè)級芯片。EP4CE10E22I7，該芯片用戶可用管腳為92個，邏輯單元大小為10 320 bit，分布式RAM總?cè)萘?44 kbit，嵌入式塊狀存儲器SRAM容量270kbit，可滿足設(shè)計需求;采用Verilog HDL語言進行邏輯設(shè)計，F(xiàn)PGA邏輯功能框圖如圖4所示。

上位機需查詢CAN節(jié)點狀態(tài)、數(shù)據(jù)信息時，PCI9054數(shù)據(jù)傳輸方式為PCI從設(shè)備。PCI總線主設(shè)備，即上位機，訪問PCI9054的本地空間，向內(nèi)存空間寫一個長字的控制數(shù)據(jù)。本地總線將該數(shù)據(jù)讀出并發(fā)送至FPGA，通過微處理器對CAN總線某節(jié)點進行查詢。

CAN總線節(jié)點的數(shù)據(jù)上傳功能通過PCI9054的DMA模式實現(xiàn)。PCI9054集成了兩個相互獨立的DMA通道，每個通道都支持塊DMA和分散/集中DMA傳輸。塊DMA傳輸由上位機提供PCI總線和本地總線的起始地址、傳輸方向及傳輸字節(jié)數(shù)。在塊DMA傳輸中，作為PCI總線和本地總線的主控設(shè)備，PCI9054使能本地總線的中斷等待狀態(tài);FIFO半滿信號HALF#有效時，F(xiàn)PGA拉低本地總線的LINT#信號，產(chǎn)生中斷;PC響應(yīng)中斷，在中斷處理子程序中調(diào)用DMA程序，發(fā)起DMA傳輸;傳輸完成時，PCI9054設(shè)定DMA“傳輸結(jié)束位”結(jié)束DMA操作。

SPI接口邏輯接收、處理來自微處理器的幀數(shù)據(jù)，產(chǎn)生FIFO寫使能信號，并將去掉幀頭后的有效數(shù)據(jù)存入FIFO;鎖相環(huán)PLL用于產(chǎn)生FIFO寫時鐘與SPI接口邏輯主時鐘。

系統(tǒng)設(shè)計一次DMA傳輸數(shù)據(jù)為100 Byte，因此使用FPGA的內(nèi)嵌內(nèi)存塊生成FIFO。該FIFO深度為128 Byte，寬度為8 bit;且只緩存CAN節(jié)點的上傳數(shù)據(jù)，而不存儲上位機的查詢控制數(shù)據(jù)。本地總線接口邏輯單元根據(jù)控制信號、地址信號及半滿信號HALF#，產(chǎn)生FIFO讀使能，將有效數(shù)據(jù)傳輸至PCI9054;其中本地總線端時鐘信號LCLK作為FIFO讀時鐘。

2.3 微處理器與CAN收發(fā)器模塊設(shè)計

該部分電路由ARM公司的微處理器STM32F105、隔離型CAN收發(fā)器ADM3053組成，如圖5所示。

微處理器STM32F105集成CAN協(xié)議接口與SPI協(xié)議接口，可直接與CAN收發(fā)器連接，并將接收到的CAN數(shù)據(jù)、狀態(tài)信息加入幀頭，通過SPI口打包、發(fā)送到FPGA。

ADM3053集成了雙通道隔離器、CAN收發(fā)器和ADI公司的isoPower DC/DC轉(zhuǎn)換器;芯片內(nèi)部振蕩器輸出一對方波，驅(qū)動內(nèi)部變壓器提供隔離電源。該器件采用5 V供電，最高工作頻率為1 Mbit·s-1，其電路設(shè)計如圖6所示，圖中CAN_P、CAN_L作為差分信號線，以雙絞線作為物理層傳輸。

3 應(yīng)用軟件設(shè)計

系統(tǒng)設(shè)計完成后，在Windows XP操作系統(tǒng)下，用C語言編寫應(yīng)用軟件，并對系統(tǒng)功能與性能進行測試，軟件界面如圖7所示。

該應(yīng)用軟件發(fā)送開始接收信號，查詢CAN節(jié)點數(shù)據(jù)和狀態(tài)，控制CAN節(jié)點向上位機發(fā)送采集到的數(shù)據(jù)與當(dāng)前節(jié)點的狀態(tài)信息。上位機保存接收到的數(shù)據(jù)、狀態(tài)信息并對其進行檢查，顯示出錯位置。圖7所示為進行了105次DMA傳輸、且保存9 kB數(shù)據(jù)、對數(shù)據(jù)進行檢查后的顯示界面。該測試過程中，CAN發(fā)送的每幀數(shù)據(jù)為0～99連續(xù)變化的數(shù)據(jù)，通過測試可以驗證接收到的數(shù)據(jù)完全正確。

4 結(jié)束語

設(shè)計開發(fā)的PCI_CAN數(shù)據(jù)轉(zhuǎn)換系統(tǒng)，數(shù)據(jù)最高傳輸速率為1 Mbit·s-1，最遠通信距離>10 km，滿足CAN總線的性能要求。采用FPGA+PCI9054的設(shè)計使系統(tǒng)便于升級和移植;在多種不同型號計算機中運行，均未出現(xiàn)因與計算機不相容而產(chǎn)生找不到PCI卡或藍屏的現(xiàn)象，達到了設(shè)計和使用目的。