臺積電攜手新思科技 開發(fā)7納米制程設(shè)計平臺

　　半導體設(shè)計公司新思科技(Synopsys)17日宣布，將與晶圓代工龍頭臺積電合作推出針對高效能運算(High Performance Compute)平臺的創(chuàng)新技術(shù)，而這些新技術(shù)是由新思科技與臺積電合作的7納米制程Galaxy設(shè)計平臺的工具所提供。

　　據(jù)了解，此次兩家公司共同開發(fā)的技術(shù)包括：通路銅柱(via pillar)、多源樹合成(TCS)和混合時脈網(wǎng)格(clock mesh)，以及可配合關(guān)鍵網(wǎng)(critical net)上阻力及電阻的自動化匯流排繞線(automated bus routing)等功能。在這些新科技的支援下，臺積電與新思科技將可幫助芯片設(shè)計人員，針對7納米制程進行先進的高效能設(shè)計。

　　通路銅柱技術(shù)是一種透過減少通路電阻與提升電子遷移(electromigration)的強度，來提高效能的新技術(shù)。Design Compiler Graphical和IC Compiler II已將通路銅柱無縫融入其流程中，包括：在電路網(wǎng)表中插入通路銅柱、在虛擬繞線圖中模擬通路銅柱、通路銅柱的合理擺置(legalized placement)，以及支援通路銅柱的細部繞線、萃取(extraction)和時序。

　　IC Compiler II的多源CTS和混合時脈網(wǎng)格在關(guān)鍵網(wǎng)上插入通路銅柱之后，全域(global)與細部繞線再調(diào)整訊號繞線，以插置通路銅柱。IC Compiler II可打造出具高定制化網(wǎng)格的低偏差與高效能的時脈設(shè)計，以及針對時脈進行自動H樹建置(H-tree creation)。此外，IC Compiler II也可搭配關(guān)鍵網(wǎng)的阻力及電阻，進行自動化的匯流排繞線，并且支援非預設(shè)(non-default)繞線和允許使用者設(shè)定層寬度(layer width)和間距(spacing)。

　　新思科技設(shè)計事業(yè)群產(chǎn)品行銷副總裁Bijan Kiani表示，新思科技在設(shè)計前段(front-end)到實體實作(physical implementation)的流程具備整合而專業(yè)的技術(shù)，而結(jié)合臺積電的頂尖制程科技，開發(fā)出輔助高效能設(shè)計的創(chuàng)新技術(shù)。借由這些創(chuàng)新技術(shù)，我們的共同客戶將可創(chuàng)造最先進的高效能設(shè)計。

　　臺積電設(shè)計基礎(chǔ)架構(gòu)行銷事業(yè)部資深協(xié)理Suk Lee指出，臺積電致力于協(xié)助半導體設(shè)計人員運用最新的制程科技來打造最快速的芯片，以符合現(xiàn)代芯片設(shè)計的高效能要求。因此，臺積電與新思科技密切合作，共同針對臺積電的HPC平臺推出ASIC-based的設(shè)計流程(design flow)及方法論(methodology)。