工程師詳解測(cè)控系統(tǒng)仿真與測(cè)控設(shè)備軟件化技術(shù)

平上，目前的測(cè)控設(shè)備軟件化主要體現(xiàn)在測(cè)控系統(tǒng)終端(即70 MHz中頻以下的基帶設(shè)備)設(shè)備的軟件化上。終端設(shè)備的軟件化，方便地實(shí)現(xiàn)了終端設(shè)備的可重組。這種可重組終端對(duì)數(shù)字運(yùn)算的要求主要是實(shí)時(shí)性、準(zhǔn)確性，包括運(yùn)算速度、運(yùn)算能力、數(shù)據(jù)存儲(chǔ)容量、數(shù)據(jù)吞吐率等。實(shí)現(xiàn)終端設(shè)備軟件化可以有2種途徑。一是采用DSP實(shí)現(xiàn)。隨著新的DSP器件的出現(xiàn)，DSP能夠提供的運(yùn)算量大大提高，許多由ASIC實(shí)現(xiàn)的算法可能會(huì)逐步轉(zhuǎn)移到用DSP實(shí)現(xiàn)，以達(dá)到更高的靈活性。但在目前的技術(shù)水平下，這種方案存在著功耗大和處理速度慢的缺點(diǎn)。二是采用DSP和FPGA實(shí)現(xiàn)。在過(guò)去，F(xiàn)PGA是作為ASIC設(shè)計(jì)的一個(gè)快速原型設(shè)計(jì)方法，是一個(gè)中間過(guò)程?，F(xiàn)在將FPGA直接用于系統(tǒng)設(shè)計(jì)，可以減少需要的ASIC芯片的個(gè)數(shù)，提高了靈活性，同時(shí)也使研制時(shí)間也顯著地縮短。它帶來(lái)的好處是：一個(gè)單一的或者相對(duì)少的芯片個(gè)數(shù)可以支持更多標(biāo)準(zhǔn)的組合。

因此，測(cè)控系統(tǒng)中部件、分系統(tǒng)及系統(tǒng)總體方案可以通過(guò)仿真運(yùn)行與分析來(lái)評(píng)估，由于仿真模塊在功能上形成了模塊化、標(biāo)準(zhǔn)化，總體方案中的終端模塊可通過(guò)專用接口實(shí)現(xiàn)測(cè)控設(shè)備的軟件化，將系統(tǒng)仿真與軟件化技術(shù)緊密結(jié)合起來(lái)，形成未來(lái)測(cè)控系統(tǒng)研制的新模式。

四、結(jié)束語(yǔ)

目前，在測(cè)控系統(tǒng)設(shè)備研制中，采用仿真技術(shù)的只有一些零零星星的專題研究的例子，距一體化、綜合化仿真應(yīng)用距離還較大。相對(duì)來(lái)講，測(cè)控設(shè)備軟件化技術(shù)較為成熟一些，但實(shí)際工程應(yīng)用中效率還不高，需要我們好好總結(jié)。測(cè)控系統(tǒng)仿真技術(shù)與設(shè)備軟件化技術(shù)的有機(jī)結(jié)合，將是我們今后相當(dāng)長(zhǎng)的一段時(shí)間內(nèi)需要重點(diǎn)開展實(shí)用研究的重要方向。