基于1394總線通信的I/O模塊在數(shù)控系統(tǒng)中的應(yīng)用

　　3.2中轉(zhuǎn)時延測試分析

　　TSIM3AA82是一種雙端口1394芯片，因此可以將多個I/O模塊串聯(lián)，如圖5所示。模塊1最后上電，并進行總線復(fù)位，強制自己為根節(jié)點。模塊1的節(jié)點號為0，模塊2、3、4節(jié)點號相應(yīng)為1、2、3。

圖5 中轉(zhuǎn)時延測試結(jié)構(gòu)圖

　　寄存器Ping_Timer記錄了Ping包從發(fā)出到收回的時間，每次40 as。現(xiàn)在從O節(jié)點分別向1、2、3節(jié)點發(fā)送Ping包，共測試20次。0節(jié)點到l節(jié)點的Ping_Timer值穩(wěn)定為14；0節(jié)點到2節(jié)點的Ping_Timer值為19共14次，值為20共6次；0節(jié)點到3節(jié)點的Ping_Timer值為24共12次，值為25共8次，測試結(jié)果如表1所示。

　　0到1節(jié)點不經(jīng)過轉(zhuǎn)發(fā)，僅僅是數(shù)據(jù)傳輸時間。0節(jié)點到2節(jié)點的傳輸增加了1節(jié)點的兩次轉(zhuǎn)發(fā)時間。0節(jié)點到3節(jié)點的傳輸增加了1節(jié)點兩次轉(zhuǎn)發(fā)及2節(jié)點兩次轉(zhuǎn)發(fā)的時間。

　　按照以上分析，采用代數(shù)平均數(shù)算法，可計算得到節(jié)點轉(zhuǎn)發(fā)時間為108.7 as。而TSB43AA82芯片的PHY Internal Registers中的delay字段定義了中轉(zhuǎn)時延的最大值，即從數(shù)據(jù)的第1位接收到數(shù)據(jù)包被轉(zhuǎn)發(fā)所需要的最大時間，為144+(delay×20)as，其中TSB43AA82中delay為0。故最壞情況下轉(zhuǎn)發(fā)器轉(zhuǎn)發(fā)數(shù)據(jù)的延遲為144 ns。所測得的中轉(zhuǎn)時延為108.7 n8在144 ns以內(nèi)，與理論值完全符合。

　　3.3 多節(jié)點的伺服同步

　　一個數(shù)控系統(tǒng)中有多個伺服單元，這些伺服單元可以通過各自的I/O模塊與上位機進行通信。高檔數(shù)控系統(tǒng)對于各個伺服單元之間的伺服周期同步有較高的要求。

　可以利用上位機向所有節(jié)點發(fā)送1394廣播包作為同步信號，各節(jié)點收到廣播包后開始執(zhí)行新得到的插補命令，從而實現(xiàn)各個伺服節(jié)點同時執(zhí)行同一插補周期的數(shù)據(jù)。根據(jù)1394網(wǎng)絡(luò)拓撲結(jié)構(gòu)及1394傳輸協(xié)議可知，數(shù)據(jù)的傳輸是經(jīng)過各個節(jié)點的轉(zhuǎn)發(fā)實現(xiàn)的，所以在邏輯位置上距離上位機較遠的節(jié)點收到廣播包比其他節(jié)點要晚，導(dǎo)致同步信號不夠準確。

　　針對這一情況，可以利用3．2節(jié)所測節(jié)點中轉(zhuǎn)時延，人為地補足這個時間差，實現(xiàn)更高精度的同步。由于采用的TSB43AA82是雙端口1394芯片，拓撲結(jié)構(gòu)比較簡單，呈線性，一般上位機強制為根節(jié)點，節(jié)點號為0。假設(shè)整個數(shù)控系統(tǒng)共有m個節(jié)點，則邏輯位置上距離上位機最遠的節(jié)點號為m-1?？梢跃幊炭刂乒?jié)點號為i的節(jié)點在收到廣播包后延時(m-1-i)×108.7 as，之后執(zhí)行插補命令，從而實現(xiàn)各節(jié)點之間真正的伺服同步。

4 結(jié)束語

　　本設(shè)計的基于IEEE 1394通信的I/O模塊經(jīng)測試完全滿足高檔數(shù)控系統(tǒng)的實時性要求。根據(jù)3．2節(jié)中轉(zhuǎn)時延的測試結(jié)果，可以利用1394廣播包來同步多個節(jié)點模塊。另外該模塊利用光耦芯片與外界環(huán)境隔離，能夠有效預(yù)防干擾。除數(shù)控系統(tǒng)外，該模塊還可廣泛應(yīng)用于很多其他場合，負責(zé)實時數(shù)據(jù)采集及高速數(shù)據(jù)傳輸。