內(nèi)建式抖動(dòng)測(cè)量技術(shù)（上）
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前言
時(shí)序抖動(dòng)（timing jitter）為系統(tǒng)設(shè)計(jì)中普遍存在的問題。但是因?yàn)樵缙谙到y(tǒng)使用需求量不高，所以皆透過較低的訊號(hào)傳輸速度減少設(shè)計(jì)負(fù)擔(dān)，也因此抖動(dòng)相較于整個(gè)周期時(shí)間所占的比例非常微小。隨著積體電路日新月異，人們普及使用電腦并增加通訊頻寬需求，在各種通訊協(xié)定上都大幅增加其操作速度。在相同條件下時(shí)序抖動(dòng)已在訊號(hào)間占有相當(dāng)大的百分比。因此與時(shí)脈相關(guān)的系統(tǒng)都會(huì)針對(duì)抖動(dòng)做進(jìn)一步的規(guī)范。
目前抖動(dòng)量萃取的方式皆藉由儀器外部量測(cè)所得，但當(dāng)系統(tǒng)操作速率增加后于量測(cè)上會(huì)遇到以下兩個(gè)問題：測(cè)試成本（cost）與測(cè)試準(zhǔn)確度（accuracy）。從測(cè)試成本觀點(diǎn)來看，若要量測(cè)GHz以上訊號(hào)，示波器為得到準(zhǔn)確量測(cè)數(shù)值其取樣率必須非常高速，動(dòng)輒數(shù)十GS/s。因此軟硬體實(shí)現(xiàn)變得非常困難，測(cè)試機(jī)臺(tái)成本也就大幅提升。此外，采用外部?jī)x器測(cè)試晶片內(nèi)部訊號(hào)，也會(huì)產(chǎn)生量測(cè)可靠度的問題。例如測(cè)試環(huán)境對(duì)于待測(cè)訊號(hào)的干擾、I/O介面頻寬之限制、晶片內(nèi)部輸出緩沖器（output buffer）的雜訊…等等，這些皆會(huì)造成量測(cè)數(shù)值準(zhǔn)確度下降。
為解決相關(guān)測(cè)試問題，目前備受矚目的方法就是加入可測(cè)試性設(shè)計(jì)（Design for Testability；DfT）?？蓽y(cè)試性設(shè)計(jì)的觀念是在設(shè)計(jì)流程中加入量測(cè)的考量，或是藉由一些額外輔助運(yùn)算方式來降低對(duì)自動(dòng)測(cè)試設(shè)備性能的要求、及大幅降低生產(chǎn)測(cè)試所需之成本與時(shí)間。然而此測(cè)試方式雖可減少測(cè)試成本和時(shí)間，但最被市場(chǎng)所詬病的是其準(zhǔn)確性。這是因?yàn)轭~外電路將會(huì)注入雜訊于待測(cè)電路中，且也無法確保此電路設(shè)計(jì)是否完善；此外利用額外的運(yùn)算方式必須先確保待測(cè)數(shù)值或是待測(cè)環(huán)境設(shè)定無誤，否則就算大幅縮短測(cè)試時(shí)間也是徒勞無功。
本文將提出一可內(nèi)建于晶片中量測(cè)時(shí)脈抖動(dòng)量之測(cè)試想法與架構(gòu)。其采用單擷取（single-shot）量測(cè)方式搭配時(shí)間放大的技巧將訊號(hào)抖動(dòng)量等倍率增加，來減輕時(shí)間數(shù)位轉(zhuǎn)換電路（Time-to-Digital Converter；TDC）在制程上的限制、進(jìn)而提升測(cè)試解析度（resolution）。此外搭配使用脈波吞噬之電路技術(shù)，使得架構(gòu)具有極佳線性度。相較與傳統(tǒng)內(nèi)建抖動(dòng)量測(cè)電路（[1]~[5]），其具備寬頻操作以及低抖動(dòng)量測(cè)試之特性，并有較小的超額面積率（area overhead）。
Background
發(fā)展至今，內(nèi)建時(shí)脈抖動(dòng)測(cè)試技術(shù)有幾種較為普遍的測(cè)試架構(gòu)，有些已應(yīng)用于業(yè)界產(chǎn)品測(cè)試中，先針對(duì)這些傳統(tǒng)架構(gòu)做進(jìn)一步介紹。
Delay Chain [1]
《圖一 使用delay chain之抖動(dòng)量測(cè)法》
此測(cè)試架構(gòu)為L(zhǎng)ogic Vision于1999年提出，是利用可調(diào)整延遲線（Adjustable Delay Line；ADL）、正反器與計(jì)數(shù)器搭配統(tǒng)計(jì)原理來測(cè)試抖動(dòng)量。正反器就好比是一個(gè)相位檢測(cè)器，若調(diào)整延遲量使得B領(lǐng)前A，此時(shí)0出現(xiàn)的機(jī)率將占多數(shù)；反之當(dāng)B落后于A，則1出現(xiàn)的機(jī)率將占多數(shù)。亦即藉由調(diào)整不同延遲量來得到不同機(jī)率分布，再搭配上累積分布函數(shù)的運(yùn)算（Cumulative Distribution Function；CDF）將抖動(dòng)量運(yùn)算出來。
優(yōu)點(diǎn)：
●架構(gòu)簡(jiǎn)單且容易實(shí)現(xiàn)。
缺點(diǎn)：
●延遲線會(huì)有頻率的限制，此將影響操作范圍。
●需調(diào)整延遲時(shí)間來得到1、0分布進(jìn)而得知抖動(dòng)量，因此將需冗長(zhǎng)的測(cè)試時(shí)間。
Two Ring Oscillators [2]
《圖二 使用two ring oscillators之抖動(dòng)量測(cè)法》
此測(cè)試架構(gòu)則為Credence于1999年所提出，是使用兩組已知但不同操作頻率的內(nèi)建振蕩器，利用待測(cè)時(shí)脈訊號(hào)的第n個(gè)與第n+1個(gè)周期分別去觸發(fā)振蕩器使其開始振蕩。當(dāng)兩者不同周期時(shí)脈之相位吻合后，再利用相位吻合所需的周期數(shù)搭配振蕩周期即可反推時(shí)脈抖動(dòng)量。
評(píng)論