內(nèi)建式抖動(dòng)測量技術(shù)（上）
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Proposed Technique
《圖六 傳統(tǒng)時(shí)間-數(shù)位轉(zhuǎn)換過程之示意圖》
在介紹我們所提出之測試方法前，先來探討傳統(tǒng)測試的問題。圖六為傳統(tǒng)時(shí)間-數(shù)位轉(zhuǎn)換的過程。當(dāng)一時(shí)脈（SUT）發(fā)生抖動(dòng)時(shí)，其邊緣會(huì)離開原本理想的位置，此時(shí)普遍的做法會(huì)將SUT延遲一個(gè)周期時(shí)間（SUTd）后去測量En和En+1邊緣之抖動(dòng)程度。而測試方法就是將SUT送入delay chain中當(dāng)作被取樣的資料，而SUTd則作為取樣時(shí)脈。當(dāng)SUTd對(duì)經(jīng)過不同延遲量之SUT做取樣后即會(huì)產(chǎn)生出溫度碼（thermal code）的數(shù)位資料，此輸出資料即代表不同時(shí)脈抖動(dòng)量。
舉例來說，若目前delay chain為10級(jí)25-ps延遲量之延遲單元所組成，此時(shí)時(shí)脈周期對(duì)周期抖動(dòng)量為10-ps，經(jīng)取樣后會(huì)得到1000000000的數(shù)位碼；而若當(dāng)抖動(dòng)量為30-ps，則會(huì)產(chǎn)生1100000000。因此抖動(dòng)量越大，數(shù)位碼中的1也就會(huì)越多。所以目前的技術(shù)皆是以此種想法來實(shí)現(xiàn)抖動(dòng)量測試，而不同之處就是會(huì)利用許多電路技巧將延遲單元的延遲量縮小以提高測試解析度，如游標(biāo)延遲線、內(nèi)插…等。
但從上述說明即可得知，因?yàn)榻馕龆群脱舆t單元之延遲量成反比，所以若不將延遲量設(shè)計(jì)得非常小，相對(duì)地就會(huì)產(chǎn)生測試誤差量。以前例來說，理想上當(dāng)抖動(dòng)量為0.1-ps和24.9-ps時(shí)所得到的數(shù)位碼皆為1000000000，其最大誤差量接近一個(gè)延遲時(shí)間。所以說若在高速低抖動(dòng)的應(yīng)用中，此測試誤差量將無法說服測試使用者。但假若利用電路上的技術(shù)縮短延遲時(shí)間減少誤差量，其還是會(huì)因制程限制有極限值存在，且通常會(huì)耗費(fèi)較大的硬體面積。所以我們反向思考，不以時(shí)間-數(shù)位轉(zhuǎn)換器為出發(fā)點(diǎn)，而是以一簡單電路技術(shù)先放大周期對(duì)周期之抖動(dòng)量，如此一來即可減少測試電路設(shè)計(jì)的困難度并提升測試解析度。
《圖七 抖動(dòng)量放大之概念圖》
以圖七為例，若延遲單元的延遲時(shí)間為τd，則代表在無任何輔助電路下其最佳解析度即為τd。但以所提出的觀點(diǎn)來看，若此時(shí)先將輸入抖動(dòng)量放大A倍送入delay chain中，效果就如同將延遲時(shí)間縮短來增加測試解析度，也代表此時(shí)整個(gè)架構(gòu)最佳解析度便可等效成”τd/A”。
舉例來說，于0.13-um制程中最小閘延遲時(shí)間為25-ps，所以采用傳統(tǒng)作法大約只能量測到的抖動(dòng)量為25-ps；但是若在抖動(dòng)量轉(zhuǎn)換成數(shù)位碼前先將其放大25倍，則最佳解析度即提升至1-ps（25-ps/25）。除此之外，隨著抖動(dòng)放大倍率A大于τd后，因延遲單元的延遲時(shí)間小于1-ps（τd/A<1），所以此時(shí)將可針對(duì)sub-pico-second等級(jí)之抖動(dòng)量作測試。
因此本抖動(dòng)測試概念就是藉由放大輸入時(shí)脈周期對(duì)周期之抖動(dòng)量，進(jìn)而補(bǔ)足時(shí)間-數(shù)位轉(zhuǎn)換電路的不足，且更進(jìn)一步提升測試解析度，以讓此測試系統(tǒng)操作于高速低抖動(dòng)量的系統(tǒng)具有極佳準(zhǔn)確度。圖八即為運(yùn)用所提出之抖動(dòng)放大原理所實(shí)現(xiàn)的內(nèi)建時(shí)脈抖動(dòng)量之測試架構(gòu)。
《圖八 所提出之內(nèi)建時(shí)脈抖動(dòng)量測試架構(gòu)》
其包含了脈波吞噬電路（Pulse Remover；PR）、抖動(dòng)放大電路（Jitter Amplifier；JA）、相位選擇電路（Phase Selector；PS）、時(shí)間-輸位轉(zhuǎn)換電路（Time-to-Digital Converter；TDC）與同步電路（synchronizer）。其中PR和JA之組合是用來將輸入抖動(dòng)量做線性放大；而TDC的功用則可把抖動(dòng)量化成數(shù)位碼；另外同步電路會(huì)將所有的輸出數(shù)位碼作同步以利后續(xù)軟體或硬體之分析。但在此輸出只看的出周期對(duì)周期間之抖動(dòng)量，并無法判斷目前邊緣間的關(guān)系（即相位）。
因此于TDC前插入一PS[6]，其用于判斷目前相位關(guān)系并決定ΦA與ΦB進(jìn)入TDC前誰當(dāng)作資料而誰當(dāng)作取樣時(shí)脈。若ΦA領(lǐng)前ΦB，則D6為Hi、ΦA’=ΦA、Φ’=ΦB、屬于正向抖動(dòng)；反之若ΦB領(lǐng)前ΦA，則D6為Low、ΦA’=ΦB、ΦB’=ΦA、屬于反向抖動(dòng)。利用此位元之結(jié)果將可更明確判斷抖動(dòng)之型態(tài)。接下來我們就針對(duì)各主要電路做進(jìn)一部的介紹。（待續(xù)）
（本文轉(zhuǎn)載自工研院系統(tǒng)晶片科技中心技術(shù)期刊第8期。本文作者李瑜和鄭乃禛為工研院系統(tǒng)晶片科技中心設(shè)計(jì)自動(dòng)化技術(shù)組電路設(shè)計(jì)部副工程師；陳繼展為設(shè)計(jì)流程開發(fā)部經(jīng)理）
參考文獻(xiàn)：
[1]S. Sunter et al, “BIST for Phase-Locked Loops in Digital Applications,” IEEE Int. Test Conf., pp. 532-540, Sept. 1999.
[2]http://www.credence.com.
[3]P. Dudek et al, “A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line,” IEEE J. Solid-State Circuits, vol. 35, pp. 240-247, Feb. 2000.
[4]H. Lin et al, “CMOS Built-in Test Architecture for High-Speed Jitter Measurement,” IEEE Int. Test Conf., pp. 67-76. Oct. 2003,
[5]A. H. Chan et al, “A Synthesizable, Fast and High-Resolution Timing Measurement Device Using a Component-Invariant Vernier Delay Line,” IEEE Int. Test Conf., pp. 858-867, Oct. 2001.
[6]Chin-Cheng Tsai et al, “An On-Chip Jitter Measurement Circuit for the PLL,” IEEE Asian Test Symposium Conf., pp. 1-4, 2003.
評(píng)論