關(guān)于高速多通道虛擬邏輯分析儀

　　3.2　觸發(fā)控制實(shí)現(xiàn)原理

　　由數(shù)據(jù)存儲(chǔ)原理知，邏輯分析儀FIFO數(shù)據(jù)正確存儲(chǔ)的關(guān)鍵之一是對(duì)trw的控制，即通過觸發(fā)識(shí)別實(shí)現(xiàn)起始、終止、延遲(時(shí)鐘、事件)、隨機(jī)、序列、組合和限定等觸發(fā)控制。利用位存儲(chǔ)映射方法，采用高速EPLD[3]與觸發(fā)存儲(chǔ)器結(jié)合，設(shè)計(jì)的實(shí)現(xiàn)觸發(fā)控制的原理框圖如圖2所示。

　　圖2中，D0~Dmk-1為被測(cè)數(shù)據(jù)。觸發(fā)RAM數(shù)據(jù)位寬為n，地址寬度為k，個(gè)數(shù)為m，故可觀測(cè)的數(shù)據(jù)流的寬度為m·k。當(dāng)k≥n時(shí)，最大序列觸發(fā)或組合觸發(fā)識(shí)別級(jí)數(shù)L為：
L≦2n-1　　　　　　　　　　　　(7)

　　圖2 觸發(fā)控制實(shí)現(xiàn)原理框圖

　　4　系統(tǒng)軟件設(shè)計(jì)

　　利用圖像界面操作系統(tǒng)Windows和以Windows為基礎(chǔ)的可視化程序設(shè)計(jì)平臺(tái)C++Builder，軟件由15個(gè)窗體加5個(gè)單元文件組成，各主要窗體之間的關(guān)系如圖3所示。

　　圖3 系統(tǒng)軟件各窗體及相互關(guān)系

　　5　結(jié)束語(yǔ)

　　邏輯分析儀結(jié)構(gòu)復(fù)雜，技術(shù)要求高。本文所述的基于虛擬儀器概念的設(shè)計(jì)思想和方法，因部分硬件功能軟化而使硬件電路大為簡(jiǎn)化，同時(shí)采用了EPLD器件，從而降低了儀器成本，提高了儀器的可靠性和性能，且功能易于擴(kuò)展。400MHz/102通道邏輯分析儀已于2000年12月28日通過了信息產(chǎn)業(yè)部軍工預(yù)研局主持的技術(shù)鑒定。