胡為東系列文章之九--PCIE 3.0的發(fā)射機物理層測試

EIEOS的測試是在Tx的管腳處測量的，因此需要考慮Breakout通道帶來的衰減，即要通過去嵌的方法將Breakout通道的影響消除掉，需要事先提供Breakout的S參數(shù)。下圖為力科（LeCroy）及自動化測試軟件QPHY-PCIE3.0的Vtx-eieos-rs/fs limits的測試結(jié)果：

4、8GT/s一致性眼圖測試（Compliance Eye 8GT/s，Test 1.4）
該項測試的目的是驗證被測系統(tǒng)的信號眼圖的眼高和眼寬等是否滿足CEM規(guī)范的要求。使用的碼型為128B/130B編碼格式的一致性測試碼型（compliance pattern）。由于Tx發(fā)送端波形有11種preset，CEM規(guī)范要求只要有一種preset碼型（可選擇一種最好的碼型）通過即可，可以任意選擇preset等于1或者7或者8的碼型進行測試，如果三種preset所對應(yīng)的碼型都不能夠通過，那么則需要繼續(xù)測量余下的其它preset對應(yīng)的碼型，直到有通過為止，否則需要將所有的preset對應(yīng)的碼型都測完以確定眼圖測試是否通過。規(guī)范要求示波器一次至少采集約1.5M個UIs（比特位）進行測試，如果示波器采樣率設(shè)置為40GS/s，則需要采集約8M個數(shù)據(jù)點進行測試。

測試點選擇在TP1，測試要求使用接收端的均衡設(shè)置，即需要打開CTLE和DFE，在力科示波器中可使用眼圖醫(yī)生EyedoctorII來實現(xiàn)CTLE和DFE均衡以及串行數(shù)據(jù)分析軟件SDAIII來做眼圖測試。

由于規(guī)范也建議使用Intel的Sigtest軟件來實現(xiàn)CTLE、DFE以及眼圖測試功能，在力科示波器已經(jīng)集成了Intel的Sigtest軟件，可和力科的Qualify軟件一起實現(xiàn)所有項目的自動化測試并自動出多種格式的報告。

5、8GT/s抖動參數(shù)測試（8GT/s Tx Jitter Parameters，Test 1.5）
抖動測試是高速串行信號的必測項目。該項測試就是測量PCIE GEN3在8Gb/s時的抖動。測試碼型選擇最優(yōu)化后的128B/130B編碼格式的一致性測試碼型（compliance pattern）。測試點選擇在TP1，Breakout通道的影響需要消除掉（De-embedding）；測試時需要所有通道都有輸出；對Breakout通道進行去嵌時，需要設(shè)置截止帶寬在8GHz-12GHz范圍內(nèi)（或者限制最大的boost值），因為去嵌可能會放大噪聲。

PCIE GEN3需要測試抖動參數(shù)有：
Ttx-ddj：最大數(shù)據(jù)相關(guān)性抖動減去最小數(shù)據(jù)相關(guān)性抖動的絕對值，DDJ(max)-DDJ(min)；
Ttx-utj：數(shù)據(jù)不相關(guān)的總體抖動，基于Q-Scale曲線定義得到。
Ttx-udjdd：數(shù)據(jù)不相關(guān)的固有抖動，基于Q-Scale曲線定義得到。
Ttx-upw-tj：數(shù)據(jù)不相關(guān)的總體脈沖寬度抖動。
Ttx-upw-djdd：數(shù)據(jù)不相關(guān)的固有脈沖寬度抖動。
上述抖動參數(shù)的詳細(xì)定義可參考：PCI_Express_Base_r3.0的4.3.3.10.5-4.3.3.10.7.如下圖為力科示波器測得結(jié)果：

6、8GT/s發(fā)送端信號通用參數(shù)測試（UI，Vtx-cm-ac-pp，Vtx-dc-cm，Ltx-Skew,Test 1.7）
該項目測試為發(fā)送端信號的通用參數(shù)測試，一個是UI即位率測試，該項測試需要將SSC關(guān)閉；另外兩個分別是Vtx-cm-ac-pp，即兩個差分信號之和的一半的峰峰值， Vtx-dc-cm，即直流共模電壓，這兩個參數(shù)需要測試數(shù)據(jù)量至少1M個UI，測試位置選擇在Tx端芯片管腳上，可通過在TP1位置測試，對Breakout通道進行去嵌達(dá)到；Ltx-Skew為一個link中的兩個鏈路之間的時間偏移。如下圖為力科示波器測試結(jié)果。