模數(shù)轉(zhuǎn)換器時(shí)鐘優(yōu)化：測(cè)試工程觀點(diǎn)
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表1中概述了用于改善擺率的分頻器和濾波器解決方案。
使用背對(duì)背Schottky二極管在信號(hào)進(jìn)入ADC時(shí)鐘輸入端時(shí)將信號(hào)箝位是明智的。這使得源幅度增加，因此增加了擺率，同時(shí)使得時(shí)鐘幅度與轉(zhuǎn)換器時(shí)鐘輸入電平兼容。
如果是小時(shí)鐘系統(tǒng)或者最后的電路級(jí)具有短的走線，可以結(jié)合箝位二極管使用變壓器。變壓器是無源的，不會(huì)將抖動(dòng)添加到整體時(shí)鐘信號(hào)中。變壓器還可以為振蕩器信號(hào)提供增益，增加式4中的A項(xiàng)（幅度）。最后，變壓器自身可提供通帶濾波。具有增益（阻抗比為1:2或1:4）的變壓器有較窄的帶寬，提供了更好的時(shí)鐘信號(hào)濾波。變壓器還可以將該單端信號(hào)轉(zhuǎn)換為差分信號(hào)，這在目前的ADC時(shí)鐘輸入接口中是常見的，也是強(qiáng)力推薦的。
應(yīng)當(dāng)注意，并非所有的二極管都能發(fā)揮良好的作用（圖14）。在相同的條件下進(jìn)行測(cè)量，其中基線是相對(duì)于所有其他二極管的性能最好的二極管的SNR曲線。應(yīng)當(dāng)仔細(xì)閱讀說明書并且特別注意動(dòng)態(tài)電阻和電容的參數(shù)。具有低R和C值的二極管可以加快箝位速度。
圖14. 箝位Schottky二極管的選擇影響AD9446-80的性能
這里將16 bit 80 MSPS ADC AD9446用作測(cè)試平臺(tái)；其中增加了時(shí)鐘源中的背對(duì)背二極管。圖15中示出了用于進(jìn)行評(píng)估的電路。
圖15. 測(cè)量圖14中數(shù)據(jù)的AD9446時(shí)鐘電路
在時(shí)鐘硬件接口中減少抖動(dòng)
在與ADC的時(shí)鐘輸入引腳連接時(shí)，可以使用許多電路和解決方案。然而，式5
提醒我們，信號(hào)鏈路中的每個(gè)有源元件（振蕩源、驅(qū)動(dòng)器或扇出門、分頻器等）將增加ADC的時(shí)鐘輸入引腳處的總抖動(dòng)量。圖16示出，增加兩個(gè)門（每個(gè)門貢獻(xiàn) 700 fs的抖動(dòng)）到具有300 fs抖動(dòng)的時(shí)鐘源中，在140 MHz頻率下會(huì)使分辨率從約12 bit下降到小于10 bit。
圖16. 多個(gè)驅(qū)動(dòng)器門增加抖動(dòng)并且減小SNR
因此，使時(shí)鐘信號(hào)鏈路中的元件數(shù)目最小有助于降低總的RSS抖動(dòng)。
還應(yīng)當(dāng)注意所選擇的時(shí)鐘門的類型。如果希望在較高的模擬輸入頻率下獲得較好的性能，則簡(jiǎn)單的邏輯門可能不是最佳選擇。最好仔細(xì)閱讀候選器件的技術(shù)資料并理解相關(guān)的參數(shù)，如抖動(dòng)和偏移。當(dāng)這些器件與抖動(dòng)特別低的時(shí)鐘源一起工作時(shí)，這是非常重要的。例如，在圖17中，時(shí)鐘源A具有800 fs的抖動(dòng)，時(shí)鐘源B具有125 fs的抖動(dòng)。使用晶體濾波器可以將其抖動(dòng)分別減少到175 fs和60 fs。然而，分頻器（或者具有類似抖動(dòng)參數(shù)的門電路）可能使抖動(dòng)均增加到200 fs以上。這再次說明了在時(shí)鐘信號(hào)鏈路中正確選擇和放置時(shí)鐘驅(qū)動(dòng)器的重要性。
圖17. 門電路將增加抖動(dòng)
另一種常見方法，即使用FPGA，并不能實(shí)現(xiàn)技術(shù)資料上的性能。FPGA（其常具有提供分頻的數(shù)字時(shí)鐘管理器（DCM））可以用作一個(gè)靈活的門驅(qū)動(dòng)器。然而，如圖18所示，使用AD9446-80（80 MSPS ADC）進(jìn)行測(cè)試，該方法導(dǎo)致SNR顯著下降；例如，能夠?qū)崿F(xiàn)13 bit的ENOB。紅色曲線為使用高性能振蕩器時(shí)的基線SNR，綠色曲線示出了在相同的時(shí)鐘下，使用FPGA作為高性能振蕩器和轉(zhuǎn)換器之間的門驅(qū)動(dòng)器時(shí)獲得的性能與基線性能之間的差異。在40 MHz下，F(xiàn)PGA將SNR減少到52 dB（8.7 bit性能），而DCM貢獻(xiàn)了額外8 dB（1.3 bit）的SNR下降。SNR下降29 dB的性能差異是非常令人擔(dān)憂的，在使用式1計(jì)算時(shí)，意味著FPGA驅(qū)動(dòng)器門自身即可帶來約10 ps的抖動(dòng)。
圖18. FPGA門驅(qū)動(dòng)電路影響AD9446-80的性能
選擇最佳的時(shí)鐘驅(qū)動(dòng)器是困難的。表2給出了市售的多個(gè)驅(qū)動(dòng)器門所增加抖動(dòng)的大致比較結(jié)果。表格下方給出的建議有助于獲得優(yōu)良的ADC性能。
表2. 時(shí)鐘驅(qū)動(dòng)器門及其增加的抖動(dòng)
結(jié)論
為了實(shí)現(xiàn)轉(zhuǎn)換器的最佳性能，應(yīng)當(dāng)理解整個(gè)時(shí)鐘系統(tǒng)。對(duì)于具有非常高分辨率有抖動(dòng)限制的ADC或者“完美的”N bit ADC而言，圖3以及式1和2是分析其時(shí)鐘要求時(shí)非常有用的工具。如果模擬輸入頻率比圖3中的交點(diǎn)高，則必須考慮使用具有更少抖動(dòng)的時(shí)鐘源和相關(guān)電路。
可以通過許多方式降低系統(tǒng)時(shí)鐘電路的抖動(dòng)，包括改進(jìn)時(shí)鐘源、濾波和/或分頻，以及適當(dāng)?shù)剡x擇時(shí)鐘電路硬件。應(yīng)當(dāng)注意時(shí)鐘的擺率。這將確定在轉(zhuǎn)換過程中可能惡化轉(zhuǎn)換器性能的噪聲量。使該轉(zhuǎn)換時(shí)間最小可以改善轉(zhuǎn)換器的性能。
由于信號(hào)鏈路中的每個(gè)元件將增加總體抖動(dòng)，因此應(yīng)僅使用必要的電路驅(qū)動(dòng)和時(shí)鐘分配。最后，不要使用“廉價(jià)的”門，它們的性能可能是令人失望的。就象不可能指望價(jià)值$70000的汽車在使用$20的輪胎時(shí)獲得出眾的性能一樣。
評(píng)論