電流檢測功能電路的設(shè)計實現(xiàn)

同時從圖4中標(biāo)注的兩個特殊點可以很好地看出這種電路結(jié)構(gòu)最終實現(xiàn)電路電流變化值與理論值相差較小。對電路進(jìn)行的后仿真結(jié)構(gòu)與前仿結(jié)果相差甚小，所以可以說整個電路在考慮到了工藝波動性的前提下，能夠基本滿足線性度的要求，正常實現(xiàn)電路功能。

4.2 測試結(jié)果

圖5為電流檢測電路最終進(jìn)行流片時的版圖?？梢钥吹秸麄€電路核心幾乎全部是由MOS管構(gòu)成。表l是對芯片中該電路進(jìn)行測試的最終結(jié)果，由于測試條件限制，只能給出一些不連續(xù)的電流值點作為輸入。在測試中，我們對多個電路進(jìn)行了測量，大部分電路的測試結(jié)果都比較接近，表l給出了其中較為典型的兩組數(shù)據(jù)。

圖5 電流檢測電路的版圖

表l 較為典型的兩組測試數(shù)據(jù)

通過測試結(jié)果可以看出整個電路基本實現(xiàn)了設(shè)計的功能要求，完成了將電流縮小的功能。表格中給出的兩組數(shù)據(jù)結(jié)果的放大倍數(shù)與仿真結(jié)果相差不大，基本達(dá)到了設(shè)計要求。而在實際測試中還出現(xiàn)了一組偏差較大的數(shù)據(jù)，這些測試數(shù)據(jù)結(jié)果是選取不同5×5芯片內(nèi)的電路進(jìn)行測試的。這說明由于工藝問題，不同位置的電路存在著一定的性能偏差，個別電路的性能可能不是十分理想。但這是在設(shè)計考慮之內(nèi)的工藝偏差，同時也說明了該工藝存在著不穩(wěn)定性。

為了更直觀地看到電路電流變化特性，我們將表l的第二組數(shù)據(jù)繪制成曲線，結(jié)果見圖6。通過數(shù)據(jù)整理計算，可以知道測試結(jié)果與仿真結(jié)果相差1 μA左右，并且當(dāng)輸入電流值越大，偏差會略有所減小，相對得到的輸出電流的精度越高。整個電路能夠較好地實現(xiàn)電路縮小功能，并且能夠達(dá)到設(shè)計要求的3600倍的縮小值。同時測試結(jié)果的線性度在合理范圍之內(nèi)。

整體上，最終的測試結(jié)果是可以被接受的，這說明電路能夠較好地實現(xiàn)其功能。

5 數(shù)據(jù)提取

隨著信息產(chǎn)業(yè)的飛速發(fā)展，IP核的使用日益受到業(yè)界關(guān)注。據(jù)Dataquest統(tǒng)計，IP核已經(jīng)成為一項產(chǎn)業(yè)。而該電路的設(shè)計正是為了實現(xiàn)IP核模塊的設(shè)計，所以在完成基本的電路設(shè)計以及流片、測試工作之后，還要對相關(guān)數(shù)據(jù)進(jìn)行打包處理，以便于IP核的復(fù)用。數(shù)據(jù)處理包括提取電路的LEF文件以及邏輯功能（Verilog-A代碼）的編寫工作。

圖6 電流檢測電路測試結(jié)果圖

LEF文件的產(chǎn)生使用的是Cadence公司的數(shù)據(jù)提取工具Abstracts Generating進(jìn)行IP核數(shù)據(jù)提取。Abstract主要根據(jù)三種基本數(shù)據(jù)——TECH.lef、需要提取的各電路版圖信息（GDSII）和MAP對電路各種器件、管腳信息進(jìn)行提取，得到lef文件abstract.lef。

邏輯功能是用一種高層次模擬電路硬件描述語言Verilog-A代碼進(jìn)行編寫的。圖7展示了該代碼經(jīng)過仿真驗證結(jié)果與上面電路結(jié)構(gòu)的仿真基本一致，說明所寫代碼能夠正常實現(xiàn)電流檢測的功能。這樣就完成了對該電路邏輯功能的編寫以及數(shù)據(jù)提取的基本工作，為IP核的復(fù)用提供了數(shù)據(jù)支持。

圖7 VerilogA代碼仿真結(jié)果

6 結(jié)束語

電流檢測電路在電流控制、保護(hù)中起著重要的作用。本文中的電流檢測電路采用有源器件完成電路設(shè)計，基本實現(xiàn)了電流檢測的功能。在電路設(shè)計過程中綜合考慮性能要求以及工藝限制進(jìn)行結(jié)構(gòu)的優(yōu)化。后續(xù)的寄存功能過流保護(hù)電路也能夠較好地實現(xiàn)功能要求。