Cadence獲得TSMC 7nm工藝技術(shù)認(rèn)證

　　楷登電子(美國 Cadence 公司，NASDAQ: CDNS)今日正式宣布與臺灣積體電路制造股份有限公司(TSMC)取得的多項合作成果，進一步強化面向移動應(yīng)用與高性能計算(HPC)平臺的7nm FinFET工藝創(chuàng)新。Cadence? 數(shù)字簽核與定制/模擬電路仿真工具獲得TSMC 7nm工藝 v1.0設(shè)計規(guī)則手冊(DRM)認(rèn)證及SPICE認(rèn)證。合作期間，Cadence開發(fā)了包括多種解決方案的全新工藝設(shè)計包(PDK)，進一步實現(xiàn)功耗、性能和面積(PPA)優(yōu)化。此外，Cadence 7nm定制電路設(shè)計參考流程(CDRF)與設(shè)計庫參數(shù)描述流程也獲得增強，并已有客戶完成7nm DDR4 PHY IP 的部署。

　　如需了解Cadence全流程數(shù)字與簽核先進節(jié)點解決方案的詳細(xì)內(nèi)容，請訪問www.cadence.com/go/tsmc7nmdands。如需了解Cadence定制/模擬電路仿真先進節(jié)點解決方案，請訪問www.cadence.com/go/tsmc7nmcanda。如需了解Cadence IP 先進節(jié)點解決方案，請訪問www.cadence.com/go/tsmc7nmipadv。

　　7nm工具認(rèn)證

　　面向TSMC的7nm工藝，Cadence打造了從設(shè)計實現(xiàn)到最終Signoff的完整數(shù)字流程，且已經(jīng)通過TSMC認(rèn)證。該流程由以下核心系統(tǒng)組成：Innovus? 設(shè)計實現(xiàn)系統(tǒng)、Quantus? QRC提取解決方案、Tempus? 時序簽核解決方案、Voltus? IC電源完整性解決方案、Voltus-Fi定制化電源完整性解決方案、物理驗證系統(tǒng)(PVS)以及版圖依賴效應(yīng)(LDE)電氣分析工具。

　　TSMC 7nm HPC平臺已獲得多項支持，包括Genus? 綜合解決方案的via-pillar建模以及完整的via-pillar設(shè)計實現(xiàn)和簽核環(huán)境。同時，時鐘網(wǎng)格控制和總線布線功能已經(jīng)實現(xiàn)對高性能設(shè)計庫的支持，進一步優(yōu)化PPA性能并減少電遷移(EM)。上述特性皆有助于客戶在成功打造先進節(jié)點系統(tǒng)的同時減少迭代次數(shù)，并確保成本與性能目標(biāo)的實現(xiàn)。

　　獲得認(rèn)證的定制/仿真工具包括：Spectre? 加速并行仿真器(APS)、Spectre eXtensive 分區(qū)仿真器(XPS)、Spectre經(jīng)典仿真器、Virtuoso?v版圖套件、Virtuoso電路原理圖編輯工具以及Virtuoso仿真設(shè)計環(huán)境(ADE)。7nm 工藝方面，高級設(shè)備投射以及定制化布線流程得到增強，助客戶提高生產(chǎn)力，滿足功耗、多種曝光，密度以及電遷移的要求。

　　7nm定制設(shè)計參考流程(CDRF)

　　為應(yīng)對7nm定制與混合信號設(shè)計面臨的挑戰(zhàn)，Cadence成功開發(fā)增強版定制電路設(shè)計參考流程(CDRF)。增強版CDRF以經(jīng)過改進的設(shè)計方法為基礎(chǔ)，提供包括電路設(shè)計理念深度解讀、版圖設(shè)計實現(xiàn)，以及簽核與驗證模塊在內(nèi)的多項特色功能，提高生產(chǎn)力。電路設(shè)計模塊詳細(xì)解讀了多項實現(xiàn)方法，包括如何通過使用模塊發(fā)生器(ModGen)限制條件和TSMC PDK 的設(shè)備陣列獲取電路原理圖、如何進行功能性驗證、良率預(yù)估和優(yōu)化，以及如何進行可靠性分析;簽核驗證方面，物理驗證模塊特別強調(diào)了設(shè)計規(guī)則與“布局對線路圖(LVS)”檢查、簽核寄生參數(shù)提取，以及電遷移和電壓降(EM/IR)簽核檢查。

　　版圖設(shè)計實現(xiàn)模塊包括針對FinFET設(shè)備電路布局的互聯(lián)與限制條件驅(qū)動版圖，助設(shè)計師遵守設(shè)計規(guī)則，應(yīng)對版圖依賴效應(yīng)(LDE)。布線模塊包括色彩感知流程和創(chuàng)新的電痕模式系統(tǒng)，縮短設(shè)計時間，減少寄生，并幫助設(shè)計師避免因電遷移而導(dǎo)致的一系列問題。

　　7nm設(shè)計庫參數(shù)特征化工具流程

　　工具認(rèn)證以外，Cadence Virtuoso Liberate? 參數(shù)特征化解決方案和 Virtuoso Variety? 統(tǒng)計參數(shù)特征化解決方案也獲得TSMC批準(zhǔn)，將為包括高級時序、噪聲和功耗模型在內(nèi)的7nm工藝提供Liberty內(nèi)容庫。憑借創(chuàng)新的自由變量形式(LVF)描述方法，上述解決方案可以實現(xiàn)工藝變更簽核;并創(chuàng)建電遷移(EM)模型，實現(xiàn)EM信號優(yōu)化及簽核。

　　面向7nm工藝的IP合作

　　作為DDR控制器和PHY IP的領(lǐng)先企業(yè)，Cadence DDR4 PHY和LPDDR4 PHY曾用于數(shù)代TSMC工藝技術(shù)(從28HPM/28HPC/28HPC+，到 16FF+/16FFC節(jié)點)。通過與TSMC及用戶的緊密合作，Cadence從去年開始致力于開發(fā)7nm工藝IP。截至2016年第4季度，Cadence應(yīng)用7nm工藝節(jié)點實現(xiàn)DDR4 PHY旗艦產(chǎn)品的成功流片;核心客戶也已完成7nm DDR PHY與現(xiàn)有企業(yè)級SoC的集成。

　　“TSMC的最新工藝結(jié)合Cadence的強大工具與IP，必將為我們的共同客戶打造最佳的先進節(jié)點設(shè)計解決方案，”Cadence公司執(zhí)行副總裁兼數(shù)字與簽核事業(yè)部、系統(tǒng)與驗證事業(yè)部總經(jīng)理Anirudh Devgan博士表示?！半S著v1.0設(shè)計規(guī)則的成熟以及TSMC認(rèn)證的獲得，我們已經(jīng)做好充分準(zhǔn)備，滿足最具創(chuàng)新能力7nm工藝客戶的生產(chǎn)需求。”

　　“全新v1.0設(shè)計規(guī)則與PDK表明，我們在7nm生產(chǎn)設(shè)計領(lǐng)域已經(jīng)達(dá)到了全新高度，”TSMC設(shè)計架構(gòu)市場部高級總監(jiān)Suk Lee表示?！拔覀兣cCadence緊密合作，共同開發(fā)針對7nm設(shè)計的創(chuàng)新IP并為其頒發(fā)認(rèn)證，助力我們的共同客戶實現(xiàn)移動設(shè)備與HPC設(shè)計的PPA目標(biāo)?！?/p>

　　“ARM與Cadence和TSMC已經(jīng)就7nm設(shè)計流程展開密切合作，” ARM公司系統(tǒng)與軟件事業(yè)部總經(jīng)理Monika Biddulph表示?！霸摿鞒虒⑦M一步推動高端移動應(yīng)用與高性能運算應(yīng)用的平臺開發(fā)?！?/p>