我們常聽到的22nm、14nm、10nm究竟是什么意思？

　　IDM(集成器件制造商)指Intel、IBM、三星這種擁有自己的晶圓廠，集芯片設(shè)計、制造、封裝、測試、投向消費者市場五個環(huán)節(jié)的廠商，一般還擁有下游整機生產(chǎn)。

　　Fabless(無廠半導(dǎo)體公司)則是指有能力設(shè)計芯片架構(gòu)，但本身無廠，需要找代工廠代為生產(chǎn)的廠商，知名的有ARM、NVIDIA、高通、蘋果和華為。

　　Foundry(代工廠)則指臺積電和GlobalFoundries，擁有工藝技術(shù)代工生產(chǎn)別家設(shè)計的芯片的廠商。我們常見到三星有自己研發(fā)的獵戶座芯片，同時也會代工蘋果A系列和高通驍龍的芯片系列，而臺積電無自家芯片，主要接單替蘋果和華為代工生產(chǎn)。

　　制程

　　在描述手機芯片性能的時候，消費者常聽到的就是22nm、14nm、10nm這些數(shù)值，這是什么?

　　這是芯片市場上，一款芯片制程工藝的具體數(shù)值是手機性能關(guān)鍵的指標(biāo)。制程工藝的每一次提升，帶來的都是性能的增強和功耗的降低，而每一款旗艦手機的發(fā)布，常常與芯片性能的突破離不開關(guān)系。

　　驍龍835用上了更先進的10nm制程， 在集成了超過30億個晶體管的情況下，體積比驍龍820還要小了35%，整體功耗降低了40%，性能卻大漲27%。

　　深入來說，這幾十納米怎么計算出來的?我們從芯片的組成單位晶體管說起。

　　得益于摩爾定律的預(yù)測，走到今天，比拇指還小的芯片里集成了上億個晶體管。蘋果A10 Fusion芯片上，用的是臺積電16nm的制造工藝，集成了大約33億個晶體管。

　　而一個晶體管結(jié)構(gòu)大致如下：

　　圖中的晶體管結(jié)構(gòu)中，電流從Source(源極)流入Drain(漏級)，Gate(柵極)相當(dāng)于閘門，主要負(fù)責(zé)控制兩端源極和漏級的通斷。電流會損耗，而柵極的寬度則決定了電流通過時的損耗，表現(xiàn)出來就是手機常見的發(fā)熱和功耗，寬度越窄，功耗越低。而柵極的最小寬度(柵長)，就是XX nm工藝中的數(shù)值。

　　對于芯片制造商而言，主要就要不斷升級技術(shù)，力求柵極寬度越窄越好。不過當(dāng)寬度逼近20nm時，柵極對電流控制能力急劇下降，會出現(xiàn)“電流泄露”問題。為了在CPU上集成更多的晶體管，二氧化硅絕緣層會變得更薄，容易導(dǎo)致電流泄漏。

　　一方面，電流泄露將直接增加芯片的功耗，為晶體管帶來額外的發(fā)熱量;另一方面，電流泄露導(dǎo)致電路錯誤，信號模糊。為了解決信號模糊問題，芯片又不得不提高核心電壓，功耗增加，陷入死循環(huán)。

　　因而，漏電率如果不能降低，CPU整體性能和功耗控制將十分不理想。這段時間臺積電產(chǎn)能跟不上很大原因就是用上更高制程時遭遇了漏電問題。

　　還有一個難題，同樣是目前10nm工藝芯片在量產(chǎn)遇到的。

　　當(dāng)晶體管的尺寸縮小到一定程度(業(yè)內(nèi)認(rèn)為小于10nm)時會產(chǎn)生量子效應(yīng)，這時晶體管的特性將很難控制，芯片的生產(chǎn)難度就會成倍增長。驍龍835出貨時間推遲，X30遙遙無期主要原因可能是要攻克良品率的難關(guān)。

　　另外，驍龍835用上了10nm的制程工藝，設(shè)計制造成本相比14nm工藝增加接近5成。大廠需要持續(xù)而巨大的資金投入到10nm芯片量產(chǎn)的必經(jīng)之路。

　　就目前階段，三星已經(jīng)嘗試向當(dāng)前的工藝路線圖中添加8nm和6nm工藝技術(shù)，臺積電方面則繼續(xù)提供16nm FinFET技術(shù)的芯片，開始著力10nm工藝的同時，預(yù)計今年能夠樣產(chǎn)7nm工藝制程的芯片。

　　FinFET

　　除了制程，還有工藝技術(shù)。

　　在這一代驍龍835上，高通選擇了和三星合作，使用三星最新的10nm FinFET工藝制造。同樣，三星自家的下一代旗艦獵戶座8895用的也是用此工藝。

　　FinFET是什么?

　　業(yè)界主流芯片還停留在20/22nm工藝節(jié)點上的時候，Intel就率先引入了3D FinFET這種技術(shù)。后來三星和臺積電在14/16nm節(jié)點上也大范圍用上了類似的FinFET技術(shù)。下面我們統(tǒng)稱為FinFET。

　　FinFET(Fin Field-Effect Transistor)稱為鰭式場效應(yīng)晶體管，是一種新的晶體管，稱為CMOS。具體一點就是把芯片內(nèi)部平面的結(jié)構(gòu)變成了3D，把柵極形狀改制，增大接觸面積，減少柵極寬度的同時降低漏電率，而晶體管空間利用率大大增加。

　　因為優(yōu)勢明顯，目前已經(jīng)被大規(guī)模應(yīng)用到手機芯片上。

　　經(jīng)歷了14/16nm工藝節(jié)點后，F(xiàn)inFET也歷經(jīng)升級，但這種升級是存在瓶頸的。目前，大廠們正研究新的FD-SOI(全耗盡絕緣體硅)工藝、硅光子技術(shù)、3D堆疊技術(shù)等，斥資尋求技術(shù)突破，為日后7nm、甚至5nm工藝領(lǐng)先布局。

　　LPE/LPP/LPC/LPU又是什么?

　　在工藝分類上，芯片主要分兩大類：

　　HP(High Performance)：主打高性能應(yīng)用范疇;

　　LP(Low Power)：主打低功耗應(yīng)用范疇。

　　滿足不同客戶需求，HP內(nèi)部再細分HPL、HPC、HPC+、HP和HPM五種。

　　HP和LP之間最重要區(qū)別就在性能和漏電率上，HP在主打性能，漏電率能夠控制在很低水平，芯片成本高;LP則更適合中低端處理器使用，因為成本低。

　　所以，芯片除了在制程上尋求突破，工藝上也會逐步升級。

　　2014年底，三星宣布了世界首個14nm FinFET 3D晶體管進入量產(chǎn)，標(biāo)志著半導(dǎo)體晶體管進入3D時代。發(fā)展到今天，三星擁有了四代14nm工藝，第一代是蘋果A9上面的FinFET LPE(Low Power Early)，第二代則是用在獵戶座8890、驍龍820和驍龍625上面的FinFET LPP(Low Power Plus)。第三代是FinFET LPC，第四代則是目前的FinFET LPU。至于10nm工藝，三星則更新到了第三代(LPE/LPP/LPC)。

　　目前為止，三星已經(jīng)將70000多顆第一代LPE(低功耗早期)硅晶片交付給客戶。三星自家的獵戶座8895，以及高通的驍龍835，都采用這種工藝制造，而10nm第二代LPP版和第三代LPU版將分別在年底和明年進入批量生產(chǎn)。

　　不知不覺，手機芯片市場上已經(jīng)進入了10nm、7nm處理器的白熱化競爭階段，而14/16nm制程的爭奪也不過是一兩年前的事。

　　之前有人懷疑摩爾定律在今天是否還適用，就芯片的進化速度和技術(shù)儲備來看，不是技術(shù)能力達不到，而是廠商們的競爭程度未必能逼迫它們?nèi)偾斑M。