基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理系統(tǒng)電路如圖1所示，以DSP芯片作為伺服驅(qū)動器的核心處理器，完成數(shù)據(jù)處理和控制算法；FPGA完成編碼信號的采集與鑒相、光柵尺信號處理、接收運動控制卡發(fā)出的脈沖信號與脈沖方向信號并返回給運動控制卡編碼器脈沖信號等。采用FPGA作為脈沖或模擬量輸出接口，對信號的每一位都用門電路進行驅(qū)動，以高速匹配其他芯片進行信息交換。由于FPGA內(nèi)部是硬件電路，能實現(xiàn)真正的并行處理，這種預(yù)處理或后處理操作可以使DSP專注于復雜算法的實現(xiàn)，系統(tǒng)運行在準并行狀態(tài)，加快了處理速度[1]。


1 光電脈沖編碼器、光柵尺信號及電路設(shè)計要求

　　永磁同步電機的速度閉環(huán)控制過程中，必須實時檢測電機轉(zhuǎn)子位置及轉(zhuǎn)速信息，其檢測精確性直接影響對電機的控制精度。永磁同步電動機采用光電脈沖編碼器檢測電動機轉(zhuǎn)子位置檢測。位置直接閉環(huán)控制時必須實時測量軸的進給位置，進給軸的位置采用光柵尺來檢測。

光電脈沖編碼器是一種把角位移量轉(zhuǎn)化為脈沖信號的檢測元件，被廣泛應(yīng)用于數(shù)字交流伺服電機中檢測轉(zhuǎn)子位置。光電編碼器分為增量式、絕對式以及混合式3類，增量式編碼器由于性價比高而應(yīng)用廣泛。脈沖編碼器與被測軸剛性連接，轉(zhuǎn)軸每旋轉(zhuǎn)一周，脈沖發(fā)生器輸出一定的脈沖數(shù)，其輸出脈沖的頻率與轉(zhuǎn)速成正比，所以可以通過脈沖頻率來測量實現(xiàn)轉(zhuǎn)速。增量式編碼器輸出兩列正交的方波脈沖信號(A，B)，計算A或B列脈沖的個數(shù)可以得到位置偏移量，利用其相位關(guān)系可以確定電機的旋轉(zhuǎn)方向。增量式編碼器還輸出一路每轉(zhuǎn)一周脈沖(Z）的信號，Z脈沖可用于計算轉(zhuǎn)速，也可用于消除計算中所產(chǎn)生的積累誤差[2]。增量式脈沖編碼器輸出波形如圖2所示。

光柵尺是將光源、兩塊長光柵(動尺和定尺）、光電檢測器件等組合在一起構(gòu)成的光柵傳感器。光柵尺輸出的是電信號，動尺移動一個柵距，輸出電信號便變化一個周期，它是通過對信號變化周期的測量來測出動就與定就職相對位移。目前使用的光柵尺的輸出信號一般有兩種形式：相位角相差90°的2路方波信號和相位依次相差90°的4路正弦信號。這些信號的空間位置周期為W。本系統(tǒng)光柵尺輸出的信號為方波信號，輸出同樣可以產(chǎn)生A相、B相和Z相3個電信號，A相信號為主信號，B相為副信號，兩個信號周期相同，均為W相位差90°，Z信號可以作為較準信號以消除累積誤差[3]。由于光電編碼器與光柵尺產(chǎn)生特性相同的信號，因此本文只介紹光電編碼器信號的處理。

圖2給出了編碼器A、B、Z信號的變化情況。在A信號的下降沿采集B信號，就可以判斷出運動方向。圖中前半部分為正向運動，A信號的上升沿及下降沿均比B信號超前1/4周期，在A信號下降沿采集的B信號為“1”；后半部分為反向運動，A信號的上升沿及下降沿均比B信號滯后1/4W，在A信號下降沿采集到的B信號為“0”。根據(jù)采集到的運動信號方向和A信號變化的周期數(shù)用計數(shù)器進行計數(shù)(正向計數(shù)或逆向計數(shù)），就可以測算出位置偏移量。在本伺服系統(tǒng)中，用到的電機編碼器為6000線，為了得到更高精度的位置偏移量，A、B信號需要進行細分。如果同時考慮A、B信號上升沿和下降沿的各種情況，就可以實現(xiàn)信號四細分，其主要電路有：細分辨向、計數(shù)電路等。以上功能可以由通用數(shù)字集成電路來完成，但這種設(shè)計方法所用芯片多，結(jié)構(gòu)復雜。也可以通過單片機以及一些外圍芯片來完成，只是這種方法通用性差，編程復雜，而且增大了單片機的負擔，使單片機響應(yīng)其他事件的實時性變差。 隨著大規(guī)?？删幊踢壿嬈骷?CPLD：復雜可編程邏輯器件；FPGA：現(xiàn)場可編程門陣列）的飛速發(fā)展，傳統(tǒng)的電路設(shè)計方法已大為改觀。許多傳統(tǒng)的邏輯電路完全可以用可編程邏輯器件來代替，并且可提高系統(tǒng)的可靠性，減小PCB的面積，使產(chǎn)品小型化，還有利于知識產(chǎn)權(quán)保護。利用EDA(電子設(shè)計自動化）技術(shù)設(shè)計可編程邏輯器件已成為現(xiàn)代電子設(shè)計的一種必然趨勢。本文所介紹電路就是基于FPGA芯片完成的。 該電路設(shè)計有如下要求：利用FPGA芯片完成雙路編碼器信號處理、四細分及辨向功能、32位可逆計數(shù)器、與DSP的并行接口電路。編碼器A、B信號作為輸入信號，經(jīng)四細分、辨向后，為32位可逆計數(shù)器提供計數(shù)脈沖和方向信號[4]。

2 FPGA器件的選擇

根據(jù)設(shè)計要求和綜合估算整個電路所需要的管腳個數(shù)，本設(shè)計選用APA300。它是Actel公司PA系列產(chǎn)品之一，是一種嵌入式可編程邏輯器件。APA300采用CMOS SRAM制造工藝，使用SRAM來存儲編程數(shù)據(jù)，具有高密度(可用邏輯門30萬，2個PLL）、高速度、低功耗等特點，而且APA300的IO口有290個，完全符合本伺服系統(tǒng)設(shè)計的需要。

3 電路設(shè)計

本電路采用Actel公司的Libero IDE 開發(fā)平臺進行設(shè)計。Libero IDE 為Actel公司的專門開發(fā)平臺，它包括設(shè)計輸入、編譯、仿真、器件編程等功能。該平臺使用方便，允許用戶用原理圖、VHDL語言、SmartDesign等多種輸入方法進行設(shè)計。

3.1 細分辨向電路

編碼器信號的細分與辨向是提高編碼器測量精度的關(guān)鍵。細分辨向電路的原理圖如圖3所示。

　　編碼器輸出的相差為90°的方波信號PBA、PBB分別經(jīng)D觸發(fā)器處理后輸入到辨向電路。D觸發(fā)器作用是對信號進行整形，從而消除了輸入信號中尖峰脈沖帶來的影響，提高了系統(tǒng)的抗干擾性能。由圖3可知細分辨向電路的輸入是編碼器經(jīng)整形濾波后的A、B信號，時鐘clkh、clkl，復位信號reset，輸出有錯誤信號error，方向信號updown，輸出的細分信號pulse。仿真波形如圖4所示。

3.2 計數(shù)電路

本系統(tǒng)中的32位計數(shù)器采用VHDL語言進行設(shè)計。設(shè)計原理圖如圖5所示，輸入信號定義為時鐘clock、方向信號UPDOWN ，清零信號ACLR。輸出信號定義為32位的計數(shù)結(jié)果Q[31：0]。用VHDL語言來編寫實現(xiàn)32位可逆計數(shù)器功能。其仿真信號如圖6所示。

設(shè)計經(jīng)過仿真、編譯實現(xiàn)后，該模塊已成功應(yīng)用于開發(fā)的伺服系中，實現(xiàn)了對光電編碼器與光柵尺(運動控制系統(tǒng)中的位置反饋部件）信號的四細分處理功能，性能穩(wěn)定可靠。在此設(shè)計的基礎(chǔ)上再加上譯碼驅(qū)動和顯示電路，就可作為位移測量和顯示電路獨立使用。