FPGA/CPLD狀態(tài)機穩(wěn)定性研究

在FPGA/CPLD設(shè)計中頻繁使用的狀態(tài)機,常出現(xiàn)一些穩(wěn)定性問題,本文提出了一些解決方法,實驗表明該方法有效地提高了綜合效率.

隨著大規(guī)模和超大規(guī)模FPGA/CPLD器件的誕生和發(fā)展,以HDL(硬件描述語言)為工具、FPGA/CPLD器件為載體的EDA技術(shù)的應(yīng)用越來越廣泛.從小型電子系統(tǒng)到大規(guī)模SOC(Systemonachip)設(shè)計,已經(jīng)無處不在.在FPGA/CPLD設(shè)計中,狀態(tài)機是最典型、應(yīng)用最廣泛的時序電路模塊,如何設(shè)計一個穩(wěn)定可靠的狀態(tài)機是我們必須面對的問題.

1、狀態(tài)機的特點和常見問題

標(biāo)準(zhǔn)狀態(tài)機分為摩爾(Moore)狀態(tài)機和米立(Mealy)狀態(tài)機兩類.Moore狀態(tài)機的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時鐘邊沿到來時才會有狀態(tài)變化.Mealy狀態(tài)機的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān),這一特點使其控制和輸出更加靈活,但同時也增加了設(shè)計復(fù)雜程度.其原理如圖1所示.

根據(jù)圖1所示,很容易理解狀態(tài)機的結(jié)構(gòu).但是為什么要使用狀態(tài)機而不使用一般時序電路呢?這是因為它具有一些一般時序電路無法比擬的優(yōu)點.

用VHDL描述的狀態(tài)機結(jié)構(gòu)分明,易讀,易懂,易排錯;

相對其它時序電路而言,狀態(tài)機更加穩(wěn)定,運行模式類似于CPU,易于實現(xiàn)順序控制等.
用VHDL語言描述狀態(tài)機屬于一種高層次建模,結(jié)果經(jīng)常出現(xiàn)一些出乎設(shè)計者意外的情況:

1.在兩個狀態(tài)轉(zhuǎn)換時,出現(xiàn)過渡狀態(tài).
2.在運行過程中,進(jìn)入非法狀態(tài).
3.在一種器件上綜合出理想結(jié)果,移植到另一器件上時,不能得到與之相符的結(jié)果.
4.狀態(tài)機能夠穩(wěn)定工作,但占用邏輯資源過多.

在針對FPGA器件綜合時,這種情況出現(xiàn)的可能性更大.我們必須慎重設(shè)計狀態(tài)機,分析狀態(tài)機內(nèi)在結(jié)構(gòu),在Moore狀態(tài)機中輸出信號是當(dāng)前狀態(tài)值的譯碼,當(dāng)狀態(tài)寄存器的狀態(tài)值穩(wěn)定時,輸出也隨之穩(wěn)定了.經(jīng)綜合器綜合后一般生成以觸發(fā)器為核心的狀態(tài)寄存電路,其穩(wěn)定性由此決定.如果CLOCK信號的上升沿到達(dá)各觸發(fā)器的時間嚴(yán)格一致的話,狀態(tài)值也會嚴(yán)格按照設(shè)計要求在規(guī)定的狀態(tài)值之間轉(zhuǎn)換.然而這只是一種理想情況,實際CPLD/FPGA器件一般無法滿足這種苛刻的時序要求,特別是在布線后這些觸發(fā)器相距較遠(yuǎn)時,CLOCK到達(dá)各觸發(fā)器的延時往往有一些差異.這種差異將直接導(dǎo)致狀態(tài)機在狀態(tài)轉(zhuǎn)換時產(chǎn)生過渡狀態(tài),當(dāng)這種延時進(jìn)一步加大時,將有可能導(dǎo)致狀態(tài)機進(jìn)入非法狀態(tài).這就是Moore狀態(tài)機的失效機理.對于Mealy狀態(tài)機而言,由于其任何時刻的輸出與輸入有關(guān),這種情況就更常見了.

2　狀態(tài)機設(shè)計方案比較

2.1　采用枚舉數(shù)據(jù)類型定義狀態(tài)值

在設(shè)計中定義狀態(tài)機的狀態(tài)值為枚舉數(shù)據(jù)類型,綜合器一般把它表示為二進(jìn)制數(shù)的序列,綜合后生成以觸發(fā)器為核心的狀態(tài)寄存電路,寄存器用量會減少,其綜合效率和電路速度將會在一定程度上得到提高.

例1　定義狀態(tài)值為枚舉類型的狀態(tài)機VHDL程序.

library ieee;
use ieee.std_logic_1164 all;
entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
end example;
architecture behave of example is
type states is(st0,st1,st2,st3); --定義states為枚舉類型
signal current_state,next_state:states;
begin

state_change:process(clk) --狀態(tài)改變進(jìn)程
begin
wait until clk'event and clk='1';
current_state=next_state;
end process state_change;
combination:process(current_state,mach_input)
…… --輸出狀態(tài)值譯碼,給next_state賦新值.省略
end behave;

圖2　枚舉類型的狀態(tài)機綜合后的波形

例1是一個四狀態(tài)全編碼狀態(tài)機,綜合后的仿真波形如圖2所示.從放大后的局部可以看出輸出狀態(tài)值從“01”到“10”轉(zhuǎn)換過程中出現(xiàn)了過渡狀態(tài)“11”.從微觀上分析中間信號“Current_state”狀態(tài)轉(zhuǎn)換過程,狀態(tài)寄存器的高位翻轉(zhuǎn)和低位翻轉(zhuǎn)時間是不一致的,當(dāng)高位翻轉(zhuǎn)速度快時,會產(chǎn)生過渡狀態(tài)“11”,當(dāng)?shù)臀环D(zhuǎn)速度快時會產(chǎn)生過渡狀態(tài)“00”.若狀態(tài)機的狀態(tài)值更多的話,則產(chǎn)生過渡狀態(tài)的概率更大.如果在非全編碼狀態(tài)機中,由于這種過渡狀態(tài)的反饋作用,將直接導(dǎo)致電路進(jìn)入非法狀態(tài),若此時電路不具備自啟動功能,那么電路將無法返回正常工作狀態(tài).

因為狀態(tài)機的輸出信號常用作重要的控制,如:三態(tài)使能,寄存器清零等.所以這種結(jié)果是不允許的,如何消除此類過渡狀態(tài)呢?方法之一是采用格雷碼表示狀態(tài)值.

2.2　用格雷碼表示狀態(tài)值

格雷碼的特點是任意相鄰兩個數(shù)據(jù)之間只有一位不同,這一特點使得采用格雷碼表示狀態(tài)值的狀態(tài)機,可以在很大程度上消除由延時引起的過渡狀態(tài).將例1改進(jìn)之后的程序如例2.

例2　采用格雷碼表示狀態(tài)值的狀態(tài)機.

library ieee;
use ieee.std_logic_1164 all;

entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
end example;
architecture behave of example is
constant st0:std_logic_vector(0 to 1):=00;
constant st1 :std_logic_vector(0 to 1):=01;
constant st2:std_logic_vector(0 to 1):=11;
constant st3:std_logic_vector(0 to 1):=10;
signal current_state,next_state:std_logic
vector(0to1);
begin

……
endbebave;

采用該方法,寄存器的狀態(tài)在相鄰狀態(tài)之間跳轉(zhuǎn)時,只有一位變化,產(chǎn)生過渡狀態(tài)的概率大大降低.但是當(dāng)一個狀態(tài)到下一個狀態(tài)有多種轉(zhuǎn)換路徑時,就不能保證狀態(tài)跳轉(zhuǎn)時只有一位變化,這樣將無法發(fā)揮格雷碼的特點.

2.3　定義“ONEHOT”風(fēng)格的狀態(tài)值編碼

雖然VHDL語言的目標(biāo)之一是遠(yuǎn)離硬件,但是到目前為止并沒有完全實現(xiàn),所以VHDL程序在針對不同的器件綜合時,仍然會有很大差異.特別是FPGA器件,當(dāng)我們采用格雷表示狀態(tài)值,描述一個簡單的狀態(tài)機時,就可能出現(xiàn)不穩(wěn)定結(jié)果.在針對FPGA器件寫程序時,我們可以將狀態(tài)值定義為“ONEHOT”風(fēng)格的狀態(tài)碼,將上例稍作修改,見例3.

例3　采用“ONEHOT”編碼的狀態(tài)機

library ieee;
use ieee std_logic_1164.all;
entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
endexample;
architecture behave of example is

constant st0:std_logic_vector(0 to 3):=0001;
constant st1:std_logic_vector(0 to 3):=0010;
constant st2:std_logic_vector(0 to 3):=0100;
constant st3:std_logic_vector(0 to 3):=1000;
signal current_state,next_state:std_logic vector(0 to 3);
begin
……
對FLEX10K系列器件綜合后的仿真結(jié)果如圖3所示.

圖3　采用“ONEHOT”編碼的狀態(tài)機綜合后的波形

如圖3所示,在輸入信號穩(wěn)定以后,狀態(tài)機的輸出信號也穩(wěn)定下來,定義這種風(fēng)格的狀態(tài)碼來設(shè)計基于FPGA的狀態(tài)機是一種不錯的選擇.

然而在輸入信號跳變時,電路還是會出現(xiàn)不穩(wěn)定現(xiàn)象.此時我們已不能只從狀態(tài)值編碼方式尋找解決方法.回頭看看狀態(tài)機的原理框圖不難發(fā)現(xiàn):狀態(tài)寄存器的輸出值是必須符合建立保持時間約束關(guān)系的.在上述狀態(tài)機中雖然采用了各種不同的編碼方式但都不能徹底消除這種過渡狀態(tài),我們將電路結(jié)構(gòu)稍作改進(jìn),一種更好的結(jié)構(gòu)如圖4所示.這種結(jié)構(gòu)的狀態(tài)機可有效抑制過渡狀態(tài)的出現(xiàn).這是因為輸出寄存器只要求狀態(tài)值在時鐘的邊沿穩(wěn)定.將上述程序改進(jìn)之后的程序如圖4.
……
architecture behave of example1is
type states is(st0,st1,st2,st3); 定義states為枚舉類型
signal current_state,next_state:states;
signal temp:std_logic_vector(0 to 1); 定義一個信號用于引入輸出寄存器
begin
state_change:process(clk) --狀態(tài)改變進(jìn)程
begin
wait until clk'eventandclk='1';
current_state=next_state;
mach_outputs=temp;
end process state_change;
……

圖5　改進(jìn)后的狀態(tài)機綜合后的波形

顯然這種結(jié)構(gòu)的狀態(tài)機穩(wěn)定性優(yōu)于一般結(jié)構(gòu)的狀態(tài)機,但是它占用的邏輯資源更多,電路的速度可能下降,在設(shè)計時應(yīng)綜合考慮.

另外,為防止電路進(jìn)入非法狀態(tài),可以設(shè)計成自啟動結(jié)構(gòu),在VHDL描述的狀態(tài)機中添加一個“when others”語句是行之有效的.

3　選擇不同編碼方式、不同結(jié)構(gòu)的狀態(tài)機的技巧

3.1　針對不同結(jié)構(gòu)器件選擇不同編碼風(fēng)格

基于乘積項結(jié)構(gòu)的CPLD器件適合于設(shè)計全編碼狀態(tài)機,在全編碼狀態(tài)機中采用格雷碼表示狀態(tài)值.這對于邏輯資源較少的器件是一種不錯的優(yōu)化方法.

基于查找表結(jié)構(gòu)的FPGA器件適合于設(shè)計成“ONEHOT”方式編碼的狀態(tài)機,這種結(jié)構(gòu)狀態(tài)機只用一位二進(jìn)制數(shù)表示一個狀態(tài),可提高穩(wěn)定性,但要占用更多的邏輯資源.

3.2　根據(jù)邏輯資源大小選擇狀態(tài)機結(jié)構(gòu)

當(dāng)設(shè)計的狀態(tài)機狀態(tài)轉(zhuǎn)換次序出現(xiàn)多路徑時,采用格雷碼表示狀態(tài)值不會有任何作用,因為此時有些相鄰狀態(tài)不只是一位不同.在邏輯資源允許的情況下,可以考慮在狀態(tài)機后級增加一級輸出寄存器,可確保輸出不產(chǎn)生毛刺,使?fàn)顟B(tài)機輸出穩(wěn)定可靠的信號.