基于FPGA的線陣CCD驅(qū)動時序及模擬信號處理的設(shè)計

　　1 引言

　　電荷耦合器CCD具有尺寸小、精度高、功耗低、壽命長、測量精度高等優(yōu)點，在圖像傳感和非接觸測量領(lǐng)域得到了廣泛應(yīng)用。由于CCD芯片的轉(zhuǎn)換效率、信噪比等光電特性只有在合適的時序驅(qū)動下才能達到器件工藝設(shè)計所要求的最佳值，以及穩(wěn)定的輸出信號，因此驅(qū)動時序的設(shè)計是應(yīng)用的關(guān)鍵問題之一。通用CCD驅(qū)動設(shè)計有4種實現(xiàn)方式：EPROM驅(qū)動法；IC驅(qū)動法；單片機驅(qū)動法以及可編程邏輯器件(PLD)驅(qū)動法。

　　基于FPGA設(shè)計的驅(qū)動電路是可再編程的，與傳統(tǒng)的方法相比，其優(yōu)點是集成度高、速度快、可靠性好。若要改變驅(qū)動電路的時序，增減某些功能，僅需要對器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實現(xiàn)驅(qū)動電路的更新?lián)Q代。

　　2 CD 1501D CCD工作參數(shù)及時序分析

　　2．1 TCDl50lD CCD工作參數(shù)

　　所選器件是日本TOSHIBA公司的TCDl50lD CCD作為光電傳感器，該芯片是高靈敏度、低噪聲和寬動態(tài)范圍的線陣CCD器件。主要參數(shù)如下：

　　光敏像元數(shù)：5000個 像元尺寸：7μm×7μm×7μm
　　光譜響應(yīng)范圍：300～l 000 nm靈敏度：10．4～15．6V/Lx．s
　　動態(tài)范同典型值：3 000 nm飽和曝光度典型值：0.23Lx．s
　　驅(qū)動時鐘頻率最大值：12 MHz
　　該器件正常工作的驅(qū)動脈沖主要有：復(fù)位時鐘RS、移位脈沖φ1、φ2和轉(zhuǎn)移脈沖SH。該器件具有5 000個有效像元，正常工作還需要76個虛設(shè)單元輸出(dummy outputs)信號。由于該器件是兩列并行傳輸，所以在一個周期內(nèi)至少需要2538個φ1(或φ2)時鐘脈沖才能完成一幀圖像轉(zhuǎn)移。

　　2．2 驅(qū)動時序分析

　　各驅(qū)動時序之間正確的先后關(guān)系是保證CCD正常工作的前提。具體時序關(guān)系如圖1所示。

本文引用地址：http://butianyuan.cn/article/201706/349395.htm　　3 CCD輸出信號的采集

　　CCD器件輸出的原始信號中除了有用的信號外，還夾雜著各種噪聲和干擾，主要有光子噪聲、散粒噪聲、暗電流噪聲、復(fù)位噪聲以及輸出噪聲等，而影響最大的是復(fù)位噪聲。通過理論及實驗可知，相關(guān)雙采樣是消除復(fù)位噪聲最有效的方法之一。其原理是利用復(fù)位噪聲在同一像素周期內(nèi)近似為常數(shù)，因此，只要把同一像素周期內(nèi)的參考電平和信號電平進行兩次采樣，再進行相減，即可消除復(fù)位噪聲。

　　3．1 內(nèi)部信號處理

　　與其他線陣CCD不同的是TCDl50lD內(nèi)部包含有采樣保持電路。由圖1可知，OS經(jīng)SH脈沖采樣后，得到所有視頻信號的包絡(luò)，經(jīng)CP箝位電平后輸出一個大概為5 V左右的直流分量，兩個波形再通過差分即可得到有用的視頻信號。若要保證信號的不失真輸出，則t12和t18需越小越好，必須滿足時間最小值要求，即讓采樣脈沖SH和箝位脈沖CP對OS信號在很短時間內(nèi)準確地對陰影部分信號電平和參考電平分別進行采樣，然后兩者差分。輸出視頻信號的示意圖如圖2所示，圖2(a)中的陰影部分是有用的視頻信號，白色部分是參考電平，圖2(b)是相關(guān)雙采樣后CCD每個像元中視頻信號包絡(luò)的集合，是一個負極性的離散模擬信號，圖2(c)是翻轉(zhuǎn)之后的正極性信號。這個過程相當(dāng)于對CCD輸出信號進行內(nèi)部CDS，由于CCD內(nèi)部時序要求非常嚴格，在某些情況下可以采用外部的相關(guān)雙采樣技術(shù)，在實際應(yīng)用中可根據(jù)具體情況選擇使用內(nèi)部采樣處理還是外部采樣處理。

　　3．2 外部信號采集

　　外部電路對CCD信號采集主要包括除噪和A／D轉(zhuǎn)換，前者是為了在不損失圖像細節(jié)的前提下盡可能消除噪聲和干擾，以獲取高質(zhì)量的圖像；后者則是為了完成對輸出信號的數(shù)字化，以便進一步進行軟件處理。

　　傳統(tǒng)CCD除噪和A/D轉(zhuǎn)換是采用分立電路來完成對輸出信號的數(shù)字化處理，對于高速采集系統(tǒng)而言，傳統(tǒng)方法顯然滿足不了要求。為了簡化電路設(shè)計、提高系統(tǒng)可靠性，這里采用單片集成的CCD模擬信號的預(yù)處理芯片AD9826來完成CDS及A／D轉(zhuǎn)換。該芯片內(nèi)部集成了CDS電路和16位20MHz A／D轉(zhuǎn)換器。而AD9826輸出只有8位，因此采用分時輸出高8位和低8位的方法來實現(xiàn)16位數(shù)據(jù)的輸出．方框圖如圖3所示。由于AD9826對輸入信號幅值的要求可以達到4V，而未經(jīng)處理的TCDl501D輸出信號幅值為3 V左右，其中還有一個接近5 V的直流分量，需用一個差分放大器消除直流后，再放大才能接到AD9826的輸入端，實現(xiàn)對CCD輸出信號不失真的進行處理。AD9826的CDSCLK時序驅(qū)動脈沖由FPGA產(chǎn)生，串口的配置可通過單片機或DSP寫入。

　　4 時序設(shè)計及波形仿真

　　通過對TCDl50lD的驅(qū)動脈沖及時序關(guān)系的分析，下面將用ALTERA公司的Quartus II 7．2作為開發(fā)平臺，對各路時序進行相關(guān)的設(shè)計及仿真。Quartus II 7．2開發(fā)系統(tǒng)是一種全集成化的可編程邏輯設(shè)計環(huán)境，它支持硬件描述語言(VHDL)、狀態(tài)圖及原理圖3種輸入方式，設(shè)計包括4個階段：設(shè)計輸入；設(shè)計實現(xiàn)；設(shè)計驗證和器件編程。其原理輸入方式簡單直觀，而硬件描述語言輸入方式的優(yōu)點是可移植性和可讀性好，因而系統(tǒng)采用VHDL語言的輸入方式。

　　4．1 TCDl501D時序設(shè)計及仿真

　　系統(tǒng)所選的基準時鐘為100 MHz，工作頻率為10 MHz。依據(jù)TCDl501D驅(qū)動時序要求，采用硬件編程語言(VHDL)的輸入方式，設(shè)計出各脈沖產(chǎn)生的程序。各項驅(qū)動脈沖均由基準時鐘分頻產(chǎn)生。其脈沖參數(shù)分別為：φl=φ2=5 MHz，占空比為1：1，波形為方波，φ1、φ2在并行轉(zhuǎn)移時有一個大于SH高電平的寬脈沖，脈寬為2000 ns；復(fù)位脈沖RS=10MHz：占空比為3：2，波形為方波；SH在轉(zhuǎn)移時的寬脈沖為1000 ns；箝位脈沖CP和采樣保持脈沖SP分別為RS脈沖的延遲。正確編譯后，最后通過波形仿真，得到TCDl501D驅(qū)動時序的仿真波形圖，仿真結(jié)果如圖4所示，其中FlB、F2B分別表示移位脈沖φ1、φ2，圖中+2．011885 μs線表示相對于25．446 ns的基準線偏移量，可知F1B寬脈沖幾乎為2 000 ns，能滿足器件手冊的要求。同理，可判定其他驅(qū)動脈沖也滿足要求。

　　4．2 AD9826時序設(shè)計及仿真

　　通過對AD9826單通道CDS采樣時序分析，結(jié)合TCDl501D輸出信號的特點，設(shè)計出正確合理的CDS驅(qū)動時序是保證該器件正常工作的基礎(chǔ)。充分利用硬件編程語言(VHDL)的優(yōu)點，產(chǎn)生各項時序。依據(jù)TCDl501D輸出信號OS的時序要求及AD9826對CDS的要求，可設(shè)定各脈沖的參數(shù)為：主時鐘為100 MHz，CDSCLK1=CDSCLK2=10 MHz，占空比為l：4，兩次采樣間隔為40 ns，均為下降沿采樣；AD—CCLK=10MHz，占空比為1：l，低電平有效。編譯后通過波形仿真的結(jié)果如圖5所示，其中12．211 ns線為基準，+100．62ns線為相對基準線的偏移量，可知CDSCLKl周期為100 ns，滿足器件手冊中所規(guī)定的要求。

　　5 結(jié)語

　　通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅(qū)動時序及AD9826的采樣時序進行了設(shè)計及結(jié)果仿真，使CCD的驅(qū)動變得簡單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對其他CCD時序驅(qū)動及后續(xù)處理提供了一定的參考價值。