FPGA重點(diǎn)知識13條，助你構(gòu)建完整“邏輯觀”之二

　　圖 給出一個(gè)不可靠的門控時(shí)鐘的例子。3位同步加法計(jì)數(shù)器的RCO輸出用來鐘控觸發(fā)器。然而，計(jì)數(shù)器給出的多個(gè)輸入起到時(shí)鐘的作用，這違反了可靠門控時(shí)鐘所需的條件之一。在產(chǎn)生RCO信號的觸發(fā)器中，沒有一個(gè)能考慮為實(shí)際的時(shí)鐘線，這是因?yàn)樗杏|發(fā)器在幾乎相同的時(shí)刻發(fā)生翻轉(zhuǎn)。而我們并不能保證在PLD/FPGA內(nèi)部QA,QB,QC到D觸發(fā)器的布線長短一致，因此，如 圖5 的時(shí)間波形所示，在器從3計(jì)到4時(shí)，RCO線上會出現(xiàn)毛刺(假設(shè)QC到D觸發(fā)器的路徑較短，即QC的輸出先翻轉(zhuǎn))。

　　圖5 不可靠的門控時(shí)鐘

　　(定時(shí)波形示出在計(jì)數(shù)器從3到4改變時(shí)，RCO信號如何出現(xiàn)毛刺的)

　　圖6 給出一種可靠的全局鐘控的電路，它是圖5不可靠計(jì)數(shù)器電路的改進(jìn)，RCO控制D觸發(fā)器的使能輸入。這個(gè)改進(jìn)不需要增加PLD的邏輯單元。

　　圖6 不可靠的門控時(shí)鐘轉(zhuǎn)換為全局時(shí)鐘

　　(這個(gè)電路等效于圖5電路，但卻可靠的多)

　　3.多級邏輯時(shí)鐘

　　當(dāng)產(chǎn)生門控時(shí)鐘的組合邏輯超過一級(即超過單個(gè)的“與”門或“或”門)時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，我們不應(yīng)該用多級組合邏輯去鐘控PLD設(shè)計(jì)中的觸發(fā)器。

　　圖7給出一個(gè)含有險(xiǎn)象的多級時(shí)鐘的例子。時(shí)鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時(shí)鐘(CLK)和該時(shí)鐘的2分頻(DIV2)。由圖7 的定時(shí)波形圖看出，在兩個(gè)時(shí)鐘均為邏輯1的情況下，當(dāng)SEL線的狀態(tài)改變時(shí)，存在靜態(tài)險(xiǎn)象。險(xiǎn)象的程度取決于工作的條件。 多級邏輯的險(xiǎn)象是可以去除的。例如，你可以插入“冗余邏輯”到設(shè)計(jì)項(xiàng)目中。然而，PLD/FPGA編譯器在邏輯綜合時(shí)會去掉這些冗余邏輯，使得驗(yàn)證險(xiǎn)象是否真正被去除變得困難了。為此，必須應(yīng)尋求其它方法來實(shí)現(xiàn)電路的功能。

　　圖8給出圖7電路的一種單級時(shí)鐘的替代方案。圖中SEL引腳和DIV2信號用于使能D觸發(fā)器的使能輸入端，而不是用于該觸發(fā)器的時(shí)鐘引腳。采用這個(gè)電路并不需要附加PLD的邏輯單元，工作卻可靠多了。 不同的系統(tǒng)需要采用不同的方法去除多級時(shí)鐘，并沒有固定的模式。

　　圖7 無靜態(tài)險(xiǎn)象的多級時(shí)鐘

　　(這個(gè)電路邏輯上等效于圖7，但卻可靠的多)

　　4.行波時(shí)鐘

　　另一種流行的時(shí)鐘電路是采用行波時(shí)鐘，即一個(gè)觸發(fā)器的輸出用作另一個(gè)觸發(fā)器的時(shí)鐘輸入。如果仔細(xì)地設(shè)計(jì)，行波時(shí)鐘可以象全局時(shí)鐘一樣地可靠工作。然而，行波時(shí)鐘使得與電路有關(guān)的定時(shí)計(jì)算變得很復(fù)雜。行波時(shí)鐘在行波鏈上各觸發(fā)器的時(shí)鐘之間產(chǎn)生較大的時(shí)間偏移，并且會超出最壞情況下的建立時(shí)間、保持時(shí)間和電路中時(shí)鐘到輸出的延時(shí)，使系統(tǒng)的實(shí)際速度下降。

　　用計(jì)數(shù)翻轉(zhuǎn)型觸發(fā)器構(gòu)成異步計(jì)數(shù)器時(shí)常采用行波時(shí)鐘，一個(gè)觸發(fā)器的輸出鐘控下一個(gè)觸發(fā)器的輸入，參看圖9 同步計(jì)數(shù)器通常是代替異步計(jì)數(shù)器的更好方案，這是因?yàn)閮烧咝枰瑯佣嗟暮陠卧接?jì)數(shù)器有較快的時(shí)鐘到輸出的時(shí)間。圖10 給出具有全局時(shí)鐘的同步計(jì)數(shù)器，它和 圖9 功能相同，用了同樣多的邏輯單元實(shí)現(xiàn)，卻有較快的時(shí)鐘到輸出的時(shí)間。幾乎所有PLD開發(fā)軟件都提供多種多樣的同步計(jì)數(shù)器。

　　圖9 行波時(shí)鐘

　　圖10 行波時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘

　　(這個(gè)3位計(jì)數(shù)器是圖9異步計(jì)數(shù)器的替代電路，它用了同樣的3個(gè)宏單元，但有更短的時(shí)鐘到輸出的延時(shí))

　　5. 多時(shí)鐘系統(tǒng)

　　許多系統(tǒng)要求在同一個(gè)PLD內(nèi)采用多時(shí)鐘。最常見的例子是兩個(gè)異步微處理器器之間的接口，或微處理器和異步通信通道的接口。由于兩個(gè)時(shí)鐘信號之間要求一定的建立和保持時(shí)間，所以，上述應(yīng)用引進(jìn)了附加的定時(shí)約束條件。它們也會要求將某些異步信號同步化。

　　圖11 給出一個(gè)多時(shí)鐘系統(tǒng)的實(shí)例。CLK_A用以鐘控REG_A，CLK_B用于鐘控REG_B，由于REG_A驅(qū)動(dòng)著進(jìn)入REG_B的組合邏輯，故CLK_A的上升沿相對于CLK_B的上升沿有建立時(shí)間和保持時(shí)間的要求。由于REG_B不驅(qū)動(dòng)饋到REG_A的邏輯，CLK_B的上升沿相對于CLK_A沒有建立時(shí)間的要求。此外，由于時(shí)鐘的下降沿不影響觸發(fā)器的狀態(tài)，所以CLK_A和CLK_B的下降沿之間沒有時(shí)間上的要求。， 如圖4，2.II所示，電路中有兩個(gè)獨(dú)立的時(shí)鐘，可是，在它們之間的建立時(shí)間和保持時(shí)間的要求是不能保證的。在這種情況下，必須將電路同步化。圖12 給出REG_A的值(如何在使用前)同CLK_B同步化。新的觸發(fā)器REG_C由GLK_B觸控，保證REG_G的輸出符合REG_B的建立時(shí)間。然而，這個(gè)方法使輸出延時(shí)了一個(gè)時(shí)鐘周期。

　　圖ll 多時(shí)鐘系統(tǒng)

　　(定時(shí)波形示出CLK_A的上升沿相對于CLK_B的上升沿有建立時(shí)間和保持時(shí)間的約束條件)

　　圖12 具有同步寄存器輸出的多時(shí)鐘系統(tǒng)

　　(如果CLK_A和CLK_B是相互獨(dú)立的，則REG—A的輸出必須在它饋送到1REG_B之前，用REG_C同步化)

　　在許多應(yīng)用中只將異步信號同步化還是不夠的，當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘的時(shí)候，數(shù)據(jù)的建立和保持時(shí)間很難得到保證，我們將面臨復(fù)雜的時(shí)間問題。最好的方法是將所有非同源時(shí)鐘同步化。使用PLD內(nèi)部的鎖項(xiàng)環(huán)(PLL或DLL)是一個(gè)效果很好的方法，但不是所有PLD都帶有PLL、DLL，而且?guī)в蠵LL功能的芯片大多價(jià)格昂貴，所以除非有特殊要求，一般場合可以不使用帶PLL的PLD。 這時(shí)我們需要使用帶使能端的D觸發(fā)器，并引入一個(gè)高頻時(shí)鐘。

　　圖13 不同源時(shí)鐘

　　如圖13所示，系統(tǒng)有兩個(gè)不同源時(shí)鐘，一個(gè)為3MHz，一個(gè)為5MHz，不同的觸發(fā)器使用不同的時(shí)鐘。為了系統(tǒng)穩(wěn)定，我們引入一個(gè)20MHz時(shí)鐘，將3M和5M時(shí)鐘同步化，如圖15所示。 20M的高頻時(shí)鐘將作為系統(tǒng)時(shí)鐘，輸入到所有觸發(fā)器的的時(shí)鐘端。3M_EN 和5M_EN將控制所有觸發(fā)器的使能端。即原來接3M時(shí)鐘的觸發(fā)器，接20M時(shí)鐘，同時(shí)3M_EN 將控制該觸發(fā)器使能 ，原接5M時(shí)鐘的觸發(fā)器，也接20M時(shí)鐘，同時(shí)5M_EN 將控制該觸發(fā)器使能。 這樣我們就可以將任何非同源時(shí)鐘同步化。

　　圖13 同步化任意非同源時(shí)鐘

　　(一個(gè)DFF和后面非門，與門構(gòu)成時(shí)鐘上升沿檢測電路)

　　另外，異步信號輸入總是無法滿足數(shù)據(jù)的建立保持時(shí)間，容易使系統(tǒng)進(jìn)入亞穩(wěn)態(tài)，所以也建議設(shè)計(jì)者把所有異步輸入都先經(jīng)過雙觸發(fā)器進(jìn)行同步化。