CRC循環(huán)冗余校驗(yàn)的原理與算法及FPGA實(shí)現(xiàn)

5)添加IP核的詳細(xì)信息：

6)更改AXI總線名字，添加4個(gè)32位的slv_reg寄存器，其實(shí)都是默認(rèn)的即可

7)選擇Generate Drivers，點(diǎn)擊next，然后finish

8)這樣我們就可以在IP Catalog下搜索CRC，就會(huì)找到自己生成的IP核“CRC8_LUT_ip_V1_0”， 然后右鍵選擇Edit in IP Packager，這樣就會(huì)打開IP核編輯界面：

9)在flow navigator欄中選擇 add aoirce 添加之前自己編輯的CRC算法的.v文件，即CRC8_LookupTable.v

10)會(huì)發(fā)現(xiàn)在工程里一共3個(gè).v文件：

CRC8_LUT_ip_v1_0_S_AXI.v 和 CRC8_LUT_ip_v1_0.v 和剛剛添加的自己的CRC8_LookupTable.v文件，然后需要修改CRC8_LUT_ip_v1_0_s_AXI.v 文件，把我們的IP核掛載到AXI總線上，其實(shí)就是一個(gè)簡單的例化過程。由于我所創(chuàng)建的IP核不需要和FPGA外部通信，不用分配引腳，只需和AXI總線通信，所以就不用在CRC8_LUT_ip_v1_0_S_AXI.v添加用戶input或者output，只需把slv_reg 0 1 2 3 分別連接到sclk、en、din和CRC8.

由于slv_reg3是一個(gè)寄存器型的，所以要定義一個(gè)wie型變量CRC8，再連接到slv_reg3，不然綜合會(huì)出錯(cuò)。

11)然后保存，綜合，如果報(bào)錯(cuò)，繼續(xù)修改綜合，知道沒有報(bào)錯(cuò)。

12)綜合完成后，點(diǎn)擊Package IP-CRC8_LUT_ip標(biāo)簽頁，點(diǎn)擊Categories ，選擇我們的IP核將會(huì)出現(xiàn)在IP catalog的哪個(gè)類別里面，如果選擇“basic elements” 就會(huì)在IP catalog的basic elements類別下找到，如圖

13)添加IP核支持的芯片型號(hào)，也就是添加family，因?yàn)橐趍icroZed板子上跑，所以要把zynq系列添加進(jìn)來

14)最后封裝IP，如果我們能在Create archive of IP所示的路徑下找到這個(gè)壓縮文件，就說明我們的IP制定成功了~