借助于網(wǎng)絡(luò)搜索的26~41 GHz的鎖相環(huán)設(shè)計
作者 耿新林 田怡博 段譽(電子科技大學(xué) 電子科學(xué)與工程學(xué)院,四川 成都 611731)
本文引用地址:http://www.butianyuan.cn/article/201901/397283.htm 摘要:本文基于TSMC 65
nm工藝設(shè)計出了一個高頻寬帶PLL,其中VCO模塊采用雙VCO架構(gòu)、鑒頻鑒相模塊采用三態(tài)鑒頻鑒相器與電荷泵架構(gòu)、環(huán)路濾波器采用二階低通無源濾波器、分頻器模塊采用整數(shù)N型架構(gòu)。整個鎖相環(huán)輸出信號分辨率為100
MHz,工作范圍覆蓋26 GHz -41 GHz,且在28 GHz相位噪聲為 -124.2 dBc/Hz@10 MHz。
*曾獲第二屆(2018)全國大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽決賽三等獎。
0 引言
本設(shè)計是2018年全國大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽IEEE杯工程之星的解決方案,本題目的核心要求是設(shè)計一個頻率調(diào)諧范圍覆蓋5G基站間毫米波通信(28 GHz -39 GHz)的PLL,以盡可能小的相位噪聲為主要性能指標(biāo),要求輸出分辨率為100 MHz。為了達成核心要求,我們采用了電荷泵整數(shù)N型PLL,其中VCO模塊采用雙VCO架構(gòu),鑒頻鑒相模塊采用均由NMOS作為開關(guān)管的電荷泵結(jié)構(gòu),除法器模塊采用嵌入邏輯門的RLTSPC觸發(fā)器的2/3分頻器的電路結(jié)構(gòu)。
1 PLL整體設(shè)計
VCO模塊使用雙VCO結(jié)構(gòu),并采用控制VCO交叉耦合對偏置的方法選擇工作的VCO,避免了不同VCO相互串?dāng)_帶來的相位噪聲惡化。并使用差分的shunt peak結(jié)構(gòu)Buffer,極大提高了VCO的帶負載能力。鑒頻鑒相模塊采用了通過增加延時模塊的方式減小死區(qū),并采用均由NMOS作為開關(guān)管的電荷泵結(jié)構(gòu),極大抑制了電荷泵非理想效應(yīng)。通過調(diào)整環(huán)路濾波器的參數(shù),在理論上獲得接近60°的相位裕度。在除法器模塊中,通過調(diào)整傳統(tǒng)2/3分頻器的電路結(jié)構(gòu)、應(yīng)用嵌入邏輯門的RLTSPC觸發(fā)器,提高了除法器整體的工作速度。并通過將晶振輸入頻率2分頻后,再輸入到PFD作為參考頻率的方式,提高了PLL輸出頻率的分辨率。
2 VCO模塊
為了實現(xiàn)26 GHz~41 GHz的頻率覆蓋范圍VCO模塊采用了雙VCO架構(gòu),同時將雙VCO的控制開關(guān)放在了VCO的尾電流源處,這樣既可以降低一半功耗(PLL在工作時只有一個VCO啟動),又可以完全避免兩個VCO之間的信號串?dāng)_,優(yōu)化了相位噪聲。
傳統(tǒng)的VCO Buffer是使用電阻電容耦合的反相器。實際測出來該結(jié)構(gòu)在40 G時速度不夠快,無法正常工作。通過查閱文獻,最終使用了文獻[1]中提到的shunt peak結(jié)構(gòu)[1],并在此基礎(chǔ)上改成了四輸入差分結(jié)構(gòu),這樣只需要一個差分電感即可實現(xiàn)第一級Buffer。最終我們采用了兩級這樣的結(jié)構(gòu),不僅使VCO與除法器實現(xiàn)了較好的隔離,同時也使VCO實現(xiàn)了軌到軌的輸出。
如果將變?nèi)莨苤苯咏尤胫C振腔,在關(guān)心的電壓范圍內(nèi)(0 V~0.8 V),KVCO會有較大的非線性,這會導(dǎo)致PLL在較高的電壓處無法鎖定。因此為了保證PLL的覆蓋范圍,必須要優(yōu)化KVCO的非線性。經(jīng)過調(diào)研選擇了文獻[2]提到的偏置方式[2]。將兩對變?nèi)莨芷迷诓煌碾妷合?,以?yōu)化變?nèi)莨艿姆蔷€性。實際上,由于VCO覆蓋的頻率范圍較大,并且采用4 bit的電容陣列(共16條子帶),導(dǎo)致隨著頻率的升高,每條子帶的KVCO不斷增大,這又帶來了PLL高頻可能失鎖的問題,為了解決這個問題,下一步我們考慮補償高頻子帶的KVCO值,使他的變化盡量減小。
3 PFD、CP、LF模塊
鑒頻鑒相器(Phase Frequency Detecter)、電荷泵(Charge Pump)、環(huán)路低通濾波器(Loop
Filter)是鎖相環(huán)系統(tǒng)的重要組成部分。鑒頻鑒相器存在死區(qū)問題;電荷泵存在種種非理想效應(yīng);環(huán)路濾波器決定系統(tǒng)的環(huán)路特性,其中最困難的部分就是在相位裕度,帶寬和相位噪聲之間進行權(quán)衡。
本設(shè)計PFD模塊采用三態(tài)鑒頻鑒相器,為解決鑒頻鑒相器的死區(qū)問題,在其反饋處加入兩級適當(dāng)尺寸的反相器進行延時,為電荷泵提供足夠開啟時間,減小死區(qū)。
傳統(tǒng)電荷泵電路存在各種非理想效應(yīng)比如電荷共享效應(yīng)。本設(shè)計采用一種均由NMOS控制電荷泵開斷的結(jié)構(gòu)[3]。這種電荷泵電路最大優(yōu)點是它可以完全去除電荷共享效應(yīng)的影響,此外其結(jié)構(gòu)簡單且高度對稱;同時由于沒有采用運放的結(jié)構(gòu),其功耗較低。
環(huán)路濾波器采用二階無源低通濾波器。因本設(shè)計的重點優(yōu)化指標(biāo)之一是相位噪聲,而有源濾波器會引入新的噪聲,故本設(shè)計采用無源濾波器。又因一階濾波器不能很好濾去紋波,故本設(shè)計采用二階濾波器。經(jīng)matlab仿真,該PLL系統(tǒng)最佳相位裕度是56.4°,此時對應(yīng)帶寬為0.211 MHz。
4 除法器
經(jīng)過前期文獻調(diào)研,我們了解到目前主流的除法器結(jié)構(gòu)有兩種:吞脈沖除法器和除法鏈(Divider Chain)結(jié)構(gòu)。但由于吞脈沖除法器結(jié)構(gòu)缺乏模塊化設(shè)計,故其設(shè)計缺乏靈活性且不利于版圖,且其中的雙模預(yù)分頻計數(shù)器包含過多的邏輯門電路,導(dǎo)致其工作速度在TSMC65 nm CMOS工藝下僅能達到17 GHz,難以滿足設(shè)計要求。相反,除法鏈結(jié)構(gòu)由若干獨立模塊組成,可靈活地對每一個模塊進行獨立地調(diào)整優(yōu)化,特別是第一級2/3分頻器,其工作于電路的最高速度,需要對其進行特別的設(shè)計與優(yōu)化。故本次設(shè)計中,采用多級2/3分頻器級聯(lián)的結(jié)構(gòu)進行設(shè)計[4]。
傳統(tǒng)的2/3分頻器[5]中包含了4個D鎖存器和3個與門。由于時序邏輯電路設(shè)計中,級聯(lián)邏輯器件越多,其工作速度越慢,故傳統(tǒng)2/3除法器難以滿足本設(shè)計要求。所以,本次設(shè)計中對傳統(tǒng)2/3除法器的結(jié)構(gòu)進行了改進,改進后的2/3分頻器結(jié)構(gòu)如圖1所示。改進后的結(jié)構(gòu)通過減少了與門的數(shù)量,并將兩個不同觸發(fā)沿的D鎖存器合并為一個D觸發(fā)器,大大減少了電路結(jié)構(gòu)中的邏輯器件數(shù)量,減少了信號路勁的延時,提高了2/3分頻器的工作速度。
為了進一步的提高2/3鎖存器的工作速度,本文提出了一種將2輸入、3輸入與門嵌入進D觸發(fā)器并對其應(yīng)用有比邏輯的RLTSPC D觸發(fā)器結(jié)構(gòu),如圖2所示。
以上的優(yōu)化調(diào)整,極大地提高了2/3分頻器除法鏈的工作速度,使其能在TSMC 65 nm的工藝條件下,達到47 GHz的最高工作速度,并對輸入進行256~510的連續(xù)可調(diào)的整數(shù)分頻。
5 版圖與整體仿真
圖3為PLL整體版圖,版圖面積約為0.31 mm2。圖4為PLL輸出28 GHz信號的相位噪聲圖。仿真結(jié)果表明所設(shè)計的PLL在輸出28 GHz的信號時相位噪聲為-124.2 dBc/Hz@10 MHz。圖5為PLL分別輸出26 GHz,28 GHz以及41 GHz信號時,VCO控制電壓的變化圖。仿真結(jié)果表明,VCO控制電壓上的ripple均為1 mV左右,在5 μs時已經(jīng)基本鎖定。
6 結(jié)論
本文基于TSMC 65 nm工藝設(shè)計出了一個在1 V電源電壓下工作,輸入?yún)⒖碱l率為100 MHz,工作范圍覆蓋26 GHz-41
GHz高頻寬帶PLL,整個鎖相環(huán)輸出信號分辨率為100 MHz,鎖定時間大約5 μs,功耗為44 mW,且在28 GHz相位噪聲為 -124.2
dBc/Hz@10 MHz。
參考文獻
[1]Chen Feng, Xiao Peng Yu, Wei Meng Lim, et al.A 40 GHz 65 nm CMOS Phase-Locked Loop With Optimized Shunt-Peaked Buffer.IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, VOL.25, NO.1, 2015.
[2]Li S,You F.Optimal Design of a Wideband 10GHz LC-VCO with Small KVCO Variation in 0.13m GSMC CMOS Process.IEEE International Conference on Electronics Technology, 2018.
[3]Chang C R, Kuo L C.A New Low-Voltage Charge Pump Circuit for PLL.IEEE International Symposium on Circuits and Systems, May 28-31, 2000.
[4]Yang Y C,Yu S A,Wang T, et al. A Dual-Mode Truly Modular Programmable Fractional Divider Based on a 1/1.5 Divider Cell. IEEE Microwave and Wireless Components Letters, 2005(15):754-756.
[5]Razavi B. A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35 m CMOS Technology[M].Wiley-IEEE Press eBook Chapters,2003.
作者簡介:
耿新林(1996-)男,碩士,研究方向:射頻、微波、毫米波、太赫茲集成電路。
段譽(1997-),男,本科生,研究方向:射頻、微波集成電路。
本文來源于科技期刊《電子產(chǎn)品世界》2019年第2期第81頁,歡迎您寫論文時引用,并注明出處
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