臺(tái)積電公布3納米光刻規(guī)劃及未來(lái)路線

臺(tái)積電昨天召開(kāi)了第一次虛擬技術(shù)研討會(huì)，公布了3納米光刻及未來(lái)路線計(jì)劃。

過(guò)去幾年，臺(tái)積電已經(jīng)與英特爾旗鼓相當(dāng)，在半導(dǎo)體領(lǐng)域占據(jù)了領(lǐng)導(dǎo)地位。在今年年初英特爾宣布推遲其7納米工藝后，臺(tái)積電正抓住機(jī)會(huì)，以行業(yè)領(lǐng)導(dǎo)者的身份繼續(xù)“攻城略地”。

據(jù)臺(tái)積電高級(jí)副總裁米玉杰表示，該公司有計(jì)劃繼續(xù)提供有意義的節(jié)點(diǎn)改進(jìn)，直到N3及以下。

總的來(lái)說(shuō)，7納米得到了一系列產(chǎn)品系列的支持，而不僅僅是單一的芯片類(lèi)型或類(lèi)別，它貢獻(xiàn)了臺(tái)積電2020年第二季度36%的收入。

接下來(lái)，關(guān)于N5和N6節(jié)點(diǎn)的一些更新。根據(jù)臺(tái)積電的說(shuō)法，N6比N5的邏輯密度提高了1.18倍。對(duì)于N5節(jié)點(diǎn)(與N7相比)，收益更大：1.15倍的性能，或1.3倍的功耗改進(jìn)，或1.8倍的邏輯密度改進(jìn)。與N5相比，N5P預(yù)計(jì)將進(jìn)一步提高1.05倍的性能或降低1.1倍的功耗。

臺(tái)積電今天披露的N4節(jié)點(diǎn)將降低掩膜層要求，并提供直接的遷移路徑。米玉杰沒(méi)有提供更多細(xì)節(jié)，說(shuō)明N4提供了哪些改進(jìn)，或者哪些特定客戶會(huì)遷移到該節(jié)點(diǎn)。預(yù)計(jì)在2021年第四季度進(jìn)行風(fēng)險(xiǎn)生產(chǎn)，計(jì)劃在2022年進(jìn)行量產(chǎn)。

至于N3，臺(tái)積電預(yù)計(jì)它將在2022年成為最新、最先進(jìn)的節(jié)點(diǎn)。與N5相比，收益同樣不大，性能僅提升1.1-1.15倍，功耗提升1.25-1.3倍。這些增益是相對(duì)于N5而言的，而不是N5P。與7納米相比，N3在同樣的功率下，性能應(yīng)該提高1.25倍-1.35倍，或者在同樣的性能下功耗降低1.55倍-1.6倍。請(qǐng)記住，在這些比較中，你看到的所有倍數(shù)都是假設(shè)一個(gè)理想化的晶體管，并不一定符合AMD、英特爾甚至英特爾實(shí)際制造的產(chǎn)品。制造商通常不會(huì)針對(duì)任何單一類(lèi)別進(jìn)行優(yōu)化，而是利用所有三個(gè)類(lèi)別中提供的一些改進(jìn)。

臺(tái)積電轉(zhuǎn)向這些細(xì)分節(jié)點(diǎn)，提供多個(gè)相對(duì)類(lèi)似的選項(xiàng)，其中一個(gè)原因可能是為客戶提供小規(guī)模迭代改進(jìn)的選擇，并推出新產(chǎn)品，而不需要根據(jù)新的設(shè)計(jì)規(guī)則重新打造。有些人可能還記得，臺(tái)積電在多年前就推出了所謂的 "半節(jié)點(diǎn)"，為那些想更快地利用小改進(jìn)的代工客戶提供迭代步驟。半節(jié)點(diǎn)的命名方式已經(jīng)不再使用，但這似乎是這個(gè)想法的概念基礎(chǔ)。如果你打造一個(gè)5納米CPU，不想為3納米打造一個(gè)新的部件，你可以遷移到5NP或可能的N4，在成本和密度上實(shí)現(xiàn)一些改進(jìn)，并將新節(jié)點(diǎn)轉(zhuǎn)變的成本分?jǐn)偟綆啄陜?nèi)。

N3將繼續(xù)使用FinFET鰭式場(chǎng)效晶體管，而不是過(guò)渡到GAA環(huán)繞式結(jié)構(gòu)場(chǎng)效晶體管。這與三星不同，三星已經(jīng)表示要在3納米節(jié)點(diǎn)使用GAA。不過(guò)，三星似乎在自己的7納米坡道上遇到了一些問(wèn)題，所以這些計(jì)劃有可能會(huì)發(fā)生變化。

臺(tái)積電繼續(xù)致力于納米片和納米線的研究，并展示了一種32Mb納米片SRAM，在0.46v下仍可運(yùn)行。上圖中的堆疊 "片 "顯示了從基于FinFET的方法的過(guò)渡，不過(guò)臺(tái)積電沒(méi)有計(jì)劃在2022年之前將這項(xiàng)技術(shù)商業(yè)化。

臺(tái)積電還討論了它所取得的一些具體的技術(shù)成就，不過(guò)并不是所有這些成就都與部署在某個(gè)節(jié)點(diǎn)上有關(guān)。它已經(jīng)成功地在后端(BEOL)28納米CMOS中部署了一個(gè)碳納米管功率柵極器件，并成功演示了一個(gè)空氣隔板，以降低10%的柵極到漏極電容。它還制定了提供更好的通阻和電路RC延遲的路線圖。

其中一些單獨(dú)的改進(jìn)帶來(lái)了令人印象深刻的收益，比如據(jù)稱(chēng)通阻降低了50%，。

考慮到臺(tái)積電進(jìn)入大批量生產(chǎn)和公司推出產(chǎn)品之間的滯后，臺(tái)積電為其即將到來(lái)的節(jié)點(diǎn)給出的特性將對(duì)AMD、英偉達(dá)、高通和蘋(píng)果在2023到2024年之前推向市場(chǎng)的芯片類(lèi)型產(chǎn)生有意義的影響。

總的來(lái)說(shuō)，臺(tái)積電發(fā)出的信號(hào)是，我們可以期待有意義地改善功耗和晶體管密度，但每晶體管層面的性能只會(huì)有小幅提升。從臺(tái)積電的16FF到7納米節(jié)點(diǎn)的性能提升不會(huì)從N7復(fù)制到N3。這并不意味著硅設(shè)計(jì)人員不會(huì)找到提高性能的方法，這只是意味著他們可能不得不通過(guò)進(jìn)一步提高使用晶體管的效率或設(shè)計(jì)芯片的類(lèi)型來(lái)實(shí)現(xiàn)。最近的一項(xiàng)研究表明，制造商往往難以實(shí)現(xiàn)這些改進(jìn)，而是依賴于每個(gè)連續(xù)制造節(jié)點(diǎn)所能帶來(lái)的收益。由于密度逐代提升強(qiáng)勁，但功率和性能的改善幅度較小，預(yù)計(jì)將有更多企業(yè)轉(zhuǎn)向先進(jìn)的封裝和分解，希望通過(guò)更高的效率獲得更多的回旋余地。

芯片是由晶體管和內(nèi)部互連構(gòu)成，晶體管相當(dāng)于開(kāi)關(guān)。利用銅布線實(shí)現(xiàn)晶體管頂部的互連，這些布線使電信號(hào)實(shí)現(xiàn)在晶體管間的傳遞。芯片有10到15層銅互連，一般來(lái)說(shuō)，第二金屬層M2的間距最窄，因此，芯片技術(shù)節(jié)點(diǎn)名稱(chēng)就是根據(jù)最窄節(jié)距定義，通常是最合適的布線的間距。采用光刻技術(shù)后，節(jié)點(diǎn)名稱(chēng)和規(guī)格不再與M2間距一致，而且不同廠商的定義也不一樣。現(xiàn)在的芯片制造節(jié)點(diǎn)名稱(chēng)更像是一個(gè)市場(chǎng)化的數(shù)字，然而，每一個(gè)節(jié)點(diǎn)和上一個(gè)節(jié)點(diǎn)相比都有所改進(jìn)。