如何確定目標(biāo)阻抗以實現(xiàn)電源完整性？

阻抗可能是用于普遍概括電子學(xué)所有領(lǐng)域信號行為的一項指標(biāo)。在 PCB 設(shè)計中設(shè)計具體應(yīng)用時，我們總是有一些希望實現(xiàn)的目標(biāo)阻抗，無論是射頻走線、差分對，還是阻抗匹配網(wǎng)絡(luò)。要想確保電源完整性，就要按照 PDN 目標(biāo)阻抗進行設(shè)計，但如何確定 PDN 目標(biāo)阻抗是一項不小的挑戰(zhàn)。

本文要點

●將 PDN阻抗設(shè)計為目標(biāo)值有助于確保設(shè)計的電源穩(wěn)定性。

●PDN 目標(biāo)阻抗在一定程度上會決定 PDN 上測得的任何電壓波動。

●確定目標(biāo)阻抗需要考慮 PDN 上允許的電壓波動、輸出信號上允許的抖動，或?qū)烧叨伎紤]在內(nèi)。

阻抗可能是用于普遍概括電子學(xué)所有領(lǐng)域信號行為的一項指標(biāo)。在 PCB 設(shè)計中設(shè)計具體應(yīng)用時，我們總是有一些希望實現(xiàn)的目標(biāo)阻抗，無論是射頻走線、差分對，還是阻抗匹配網(wǎng)絡(luò)。要想確保電源完整性，就要按照 PDN 目標(biāo)阻抗進行設(shè)計，但如何確定 PDN 目標(biāo)阻抗是一項不小的挑戰(zhàn)。

而遺憾的是，沒有哪一項行業(yè)標(biāo)準(zhǔn)（甚至產(chǎn)品手冊中也沒有提供一定的規(guī)范）可以告訴我們，在 PCB 中實現(xiàn)電源完整性所需的目標(biāo)阻抗是多少。為此，我們需要針對信號行為、允許的功率波動、甚至 PDN 的拓撲結(jié)構(gòu)來確定最低要求。

1. 對于電源完整性而言，合適的目標(biāo)阻抗是多少？

去耦電容有助于達到目標(biāo)阻抗并保持電源完整性

不能想當(dāng)然地認(rèn)為任何 PDN 都需要一個特定的目標(biāo)阻抗水平，因為事實并非如此簡單。我們需要選擇的阻抗值取決于幾個因素，而且根據(jù) PDN 的結(jié)構(gòu)，可能很難確定哪些因素最為重要。影響目標(biāo)阻抗值的主要因素包括：

●電源總線上允許的電壓波動

●輸出信號上允許的時序抖動

●數(shù)字 IC 中的核心和邏輯電平

●流入 PDN 的電流大小和帶寬

●PDN 是數(shù)字的還是模擬的

PDN 的拓撲結(jié)構(gòu)

要確定電源完整性的目標(biāo)阻抗，有兩種最常見的方法，即考慮上述列表中的前兩項。雖然該列表中的所有要點都是相互關(guān)聯(lián)的，但前兩項通常用于確定 PDN 目標(biāo)阻抗的設(shè)計目標(biāo)。

最小電壓波動的目標(biāo)阻抗

需要一定的電壓波動才能讓一定量的電流流入 PDN，而產(chǎn)生電壓波動所需的目標(biāo)阻抗可以由歐姆定律確定。如果知道了允許的電壓波動和開關(guān)期間的總電流消耗，就可以計算出與這兩個值有關(guān)的 PDN 阻抗。

PDN 目標(biāo)阻抗方程

舉個例子，只要翻閱一下主處理器的數(shù)據(jù)手冊就可以確定限值。下圖所示為 Kintex UltraScale FPGA 的電源電壓數(shù)據(jù)。我們可以根據(jù)數(shù)據(jù)表中列出的電源電壓的標(biāo)稱值、最小值和最大值（見下面的紅框），對電源軌電壓的波動設(shè)定一個限制。

某大型 FPGA 的電源電壓數(shù)據(jù)

例如，在第一行中，如果我們考慮到 VCCINT 內(nèi)部電源電壓有 20% 的安全裕度，我們可以將允許的電源軌電壓波動設(shè)置從 0.927 V 到 0.974 V。接下來，在產(chǎn)品手冊中找到開關(guān)期間的電流消耗，并使用歐姆定律來確定設(shè)計中的 PDN 目標(biāo)阻抗。只要該電源軌的 PDN 阻抗在整個信號帶寬內(nèi)低于目標(biāo)值，那么任何電壓波動都可以最小化。

最小抖動的目標(biāo)阻抗

確保抖動最小化是一個重要的目標(biāo)，有時也可用來確定 PDN 的目標(biāo)阻抗。當(dāng)一個數(shù)字器件進行開關(guān)操作并導(dǎo)致電源總線上的電壓波動時，器件中不斷變化的邏輯電平會導(dǎo)致信號中的時序和上升速率發(fā)生波動。顯然，這兩者相互依存，并創(chuàng)造了一個有趣的反饋系統(tǒng)，但要使抖動最小化，就必須使這種電源波動最小化。

抖動的典型值可以從 10ps/mV 到 100ps/mV（對于某些邏輯電路而言）不等。高精度時序和測量應(yīng)用需要將抖動降低至 1 ps/mV。這方面的例子包括點云成像應(yīng)用，如激光雷達、4D 雷達和其他電子光學(xué)應(yīng)用。

拓撲結(jié)構(gòu)

PDN 的拓撲結(jié)構(gòu)也會影響目標(biāo)阻抗，但并不是以我們預(yù)期的方式。典型 PCB 中的 PDN 可以有一個多總線拓撲結(jié)構(gòu)。在這種拓撲結(jié)構(gòu)中，通常有一個初級穩(wěn)壓器，將輸入電壓降至高邏輯電平 (5V)，并將電源分支至總線?？偩€上也會放置其他穩(wěn)壓器，用于繼續(xù)降低電壓。詳見下面方框圖中的示意圖。

典型的 PDN 拓撲結(jié)構(gòu)，一條電源總線上有多個電路模塊

每個總線段上的不同電路模塊和器件可以相互影響，這意味著由一個器件引起的 PDN 上的干擾可以傳播到所有其他器件。這可以用 Z 參數(shù)矩陣來量化，它也稱為阻抗參數(shù)矩陣。從該矩陣可以全面了解 PDN 阻抗，以及流入 PDN 某部分的電流如何在其他部分產(chǎn)生紋波。3D 電磁場求解器可用于確定網(wǎng)絡(luò)參數(shù)矩陣，并在開始原型設(shè)計之前評估電路板的電源完整性。

2. 努力降低 PDN 阻抗

一般來說，無論 PDN 的拓撲結(jié)構(gòu)如何，我們都應(yīng)該努力在所需帶寬內(nèi)將 PDN 阻抗降至最低。把 PDN 阻抗降到零是不可能的，但如果能把 PDN 阻抗降到毫歐級別，達到 GHz 級頻率，那么設(shè)計就會非常順利。如果使用大量具有不同 ESL 值的去耦電容和相鄰平面，將有助于降低 PDN 阻抗，從而使電源總線電壓波動和輸出信號的抖動保持在一個較低的水平。

在所有設(shè)計挑戰(zhàn)中，目標(biāo)阻抗只是電源完整性的一個方面。Cadence Sigrity X 軟件可以幫助我們評估設(shè)計中的電源完整性，并提供了一整套時域和頻域仿真功能，以確定目標(biāo)阻抗是否需要降低。Sigrity X 提供了一系列可以用于 PDN 阻抗分析的仿真功能，在全面評估系統(tǒng)功能并確保電源完整性上助您一臂之力。

（來源： Cadence楷登PCB及封裝資源中心）