PLD設(shè)計(jì)方法及步驟
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源文件2:用真值表來表示
只要將上面的源文件中Equations起的三行用下面一段代替即可。
Truth_table ([Ci,A,B]->[Co,S]) |
[0,0,0]->[0,0]; |
[0,0,1]->[0,1]; |
[0,1,0]->[0,1]; |
[0,1,1]->[1,0]; |
[1,0,0]->[0,1]; |
[1,0,1]->[1,0]; |
[1,1,0]->[1,0]; |
[1,1,1]->[1,1]; |
2.原理圖輸入法
ABEL-HDL語言作為一種邏輯描述語言可以進(jìn)行PLD的設(shè)計(jì)，但由于有一些電路已經(jīng)有了圖紙，人們希望能直接將原理圖寫入PLD電路中去，省去進(jìn)行程序設(shè)計(jì)的時(shí)間，隨著計(jì)算機(jī)圖形化界面的發(fā)展，現(xiàn)在利用電路圖進(jìn)行邏輯描述的軟件功能愈來愈多。
下圖為一半加器的電路圖，從圖上可看出其包括以下幾個(gè)部分：
評(píng)論