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多端口SDRAM控制器的設計與實現(xiàn)

作者: 時間:2009-10-15 來源:網(wǎng)絡 收藏

  2.5 時鐘產(chǎn)生模塊:

  通過使用PLL(鎖相環(huán)) 資源為FPGA 內(nèi)部的時序元件提供穩(wěn)定的時鐘以及為 提供可靠的時鐘,本設計中為100MHz 。

  1 控制接口模塊:該模塊主要完成對 的命令解碼、初始化配置等。

  2 數(shù)據(jù)通路模塊:

  根據(jù)模式寄存器的模式字及對用戶指令的分析結(jié)果,使SDRAM 的地址及數(shù)據(jù)和相應的操作指令在時序上同步。

  3 仿真驗證

  使用Modesim 軟件[6]對SDRAM 進行仿真驗證,得到的SDRAM 讀寫信號仿真波形圖時序合理、邏輯正確,可以從多個緩存FIFO 輪流地向SDRAM 以頁突發(fā)模式進行讀寫操作,有效利用了SDRAM 的帶寬,而數(shù)據(jù)采集和數(shù)據(jù)顯示模塊可以在不受SDRAM 操作時序影響的情況下,連續(xù)地向緩存FIFO 中存取數(shù)據(jù)。仿真波形如圖3 所示:

  將該集成到視頻數(shù)據(jù)采集顯示系統(tǒng)的設計中,經(jīng)QuartusII 分析綜合,生成的網(wǎng)表文件下載到FPGA 芯片上,并將數(shù)字攝像頭和VGA 顯示器連接好,進行實際硬件驗證,幾經(jīng)調(diào)試,該系統(tǒng)已能夠成功運行并且達到了良好的實時顯示效果。

  4 結(jié) 論

  本文使用狀態(tài)機的設計思想,采用Verilog 硬件描述語言設計實現(xiàn)了一種基于FPGA 的,可用于多數(shù)據(jù)緩存的、高效利用SDRAM 帶寬的SDRAM 。

  本文作者創(chuàng)新點:設計實現(xiàn)的SDRAM 控制器能夠完成數(shù)據(jù)緩存,充分利用了SDRAM 的有效帶寬,提高了存取速度,只要稍加修改就可以應用到圖像處理,視頻監(jiān)控等需要高速多數(shù)據(jù)緩存的場合,可重用性好。


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關鍵詞: SDRAM 多端口 控制器

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