復位設計中的結(jié)構(gòu)性缺陷及解決方案(一)
else data_q = data_d;
在上面的示例中,slave_addr,write_enable和wdata改變它們的值 w.r.t system clock,使用靜態(tài)時序分析,設計人員可以保證在目標觸發(fā)器的設置時間窗口之前這些信號在一個時鐘周期內(nèi)的穩(wěn)定性。然而,在該示例中,這些信號直接用作觸發(fā)器的異步清零輸入。
因此,即使在特定的時間slave_addr[7:0]在邏輯上將其值從“00000110”改為 “01100000”,但由于組合邏輯的傳播延遲(凈延遲和信元延遲)它可以用一個序列“00000110 --> 00000010 --> 00000000 --> 01000000 --> 01100000”生成過渡。
在這段時間里,salve_addr為“00000010”,如果wdata[7:0]始終為零且“write_enable” 已經(jīng)被斷言,那么它將在module_rst_b創(chuàng)建一個無用脈沖,從而導致虛假復位。
圖6:復位路徑的組合邏輯
2. 解決方案
首先注冊組合輸出,然后再將其用作復位源(如圖7所示)。
圖7:復位路徑的組合邏輯解決方案
3. 問題(II)
在上面的示例中,復位路徑的組合邏輯解決方案并不完善。如果組合邏輯輸入大約在同一時間發(fā)生變化,那么它可能在設計中觸發(fā)虛假復位。然而,如果組合邏輯的輸入信號變化相互排斥,那么它可能不會引起任何設計問題。例如,測試模式和功能模式相互排斥。因此復位路徑的測試復用是有效的設計實踐。
然而,對于某些情況,變化相互排斥的靜態(tài)信號或信號可能會導致設計出現(xiàn)虛假復位觸發(fā)。下面的示例描述了此類設計可能出現(xiàn)問題。
圖8:復位路徑的組合邏輯(問題 2)
在上面的示例中,多路復用結(jié)構(gòu)用于復位路徑,同時進行RTL編碼。其中“mode” 是一個控制信號,不頻繁改變,而mode0_rst_b和mode_1_rst_b是兩個復位事件,然而在合成RTL時,在門控級它被分解成不同的復雜的組合(And-Or-Invert[AOI])信元。雖然在邏輯上它相當于一個多路復用器,但由于不同的信元和凈延遲,每當信號“mode”從 1-->0變化時,final_rst_b都會產(chǎn)生干擾。
4. 解決方案
* 在合成過程中在復位路徑保留多路復用結(jié)構(gòu),因為多路復用結(jié)構(gòu)與其他組合邏輯相比易于產(chǎn)生干擾。MUX Pragma可以在編碼RTL時使用,這將有助于合成工具在復位路徑中保留任何多路復用器。
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