基于FPGA的DDC濾波器設(shè)計與仿真

近年來，軟件無線電已經(jīng)成為通信領(lǐng)域一個新的發(fā)展方向，數(shù)字下變頻技術(shù)（Digital Down Converter-DDC）是軟件無線電的核心技術(shù)之一，也是計算量最大的部分?；?a class="contentlabel" href="http://www.butianyuan.cn/news/listbylabel/label/FPGA">FPGA的DDC設(shè)計一般采用CIC、HB、FIR級聯(lián)的形式組成。同時，由于CIC濾波器的通帶性能實在太差，所以中間還要加上一級PFIR濾波器以平滑濾波器的通帶性能。而眾所周知用FPGA從事算法的開發(fā)是一件難度比較大的工作，而Xilinx公司開發(fā)的System Generator工具為算法的快速開發(fā)及仿真帶來了巨大的方便。本文首先對CIC、HB、FIR濾波器的原理及設(shè)計作了簡單的說明，最后用Matlab結(jié)合System generator對本文所設(shè)計的DDC濾波器作了一個仿真。

　　1 總體結(jié)構(gòu)設(shè)計

　　數(shù)字下變頻技術(shù)作為數(shù)字信號處理中的一個關(guān)鍵技術(shù)，它通常由以下兒部分組成。首先，CIC濾波器，它實現(xiàn)簡單而且能實現(xiàn)較大的下抽率。其次，由于CIC濾波器帶內(nèi)平坦性能太差，因此在CIC濾波器之后一般要加上PFIR來平滑帶內(nèi)平坦度。最后，由于CIC濾波器的抽取因子小宜取得過大，岡此還要用HB濾波器的級聯(lián)來進(jìn)一步增加抽取率。下面本文以如何設(shè)計一個原信號采樣率為72 MHz的、有效信號帶寬為2．05 MHz的、下抽率為14的、主旁瓣衰減80 dB以上的、通帶平坦度小于0．2 dB的下抽濾波器為例說明下抽濾波器的設(shè)計。

　　實際中常用的DDC的實現(xiàn)框圖如圖1所示。

　　2 CIC濾波器設(shè)計

　　CIC濾波器是近年來在下變頻中用得最多的一種技術(shù)，CIC濾波器在多速率信號處理中具有特別重要的位置，它可以充當(dāng)內(nèi)插濾波器，也可以充當(dāng)抽取濾波器，主要取決于積分器和梳狀濾波器的連接順序。由于CIC（級聯(lián)積分梳狀）濾波器不需要乘法運算和存儲系數(shù)，因此實現(xiàn)非常簡單，在采樣率變換過程中經(jīng)常使用CIC濾波器進(jìn)行數(shù)字濾波。

　　考慮到CIC濾波器的除數(shù)及抽取因子不宜取得過大，所以實際巾的下抽濾波器一般都是采用CI協(xié)同HB來完成下抽的任務(wù)。比如這里我們要下抽14，一般的做法是先用CIC下抽7然后用HB下抽2 如果這時一級HB仍然不滿足要求的話，我們可以通過適當(dāng)增加HB的級聯(lián)數(shù)目來完成下抽。例如，如果要下抽28，那么可以先下抽7，然后通過兩級HB來完成下抽4，進(jìn)而達(dá)到下抽28的目的。

　　在MATLAB中通過設(shè)置下抽因子，需要的通帶截止頻率等參數(shù)可以方便的設(shè)計出想要的CIC濾波器。下圖為本次設(shè)計中設(shè)計出的CIC濾波器的幅頻響應(yīng)。

　　通過將其通帶細(xì)節(jié)圖放大，可以發(fā)現(xiàn)在2．05 MHz處通帶的衰減為4．508 dB。

　　3 PFIR濾波器設(shè)計

　　PFIR濾波器的設(shè)計目標(biāo)是在滿足通帶波紋和過渡帶寬盡可能窄的同時使得阻帶衰減盡可能大，PFIR的階數(shù)越高，PFIR濾波器的通帶波紋，過渡帶寬，阻帶衰減等特性就越好。