基于FPGA的DDC濾波器設(shè)計與仿真

　　雖然，system generator能直接生成供底層FPGA調(diào)用的代碼以及網(wǎng)表，但是，通常并不這樣做。相對于人工編寫的代碼，system genera tor生成的代碼相對冗余度高，資源利用也不及人工編寫的代碼合理。但是，在某些需要快速進行算法開發(fā)的項目中，這種方式無疑為用FPGA從事快速的算法開發(fā)提供了一個捷徑。

　　將MATLAB與system generator集成后，由圖1所示的原理框圖，搭建了用于仿真的system generator模塊，如圖9所示。

　　在輸入端輸入幅頻響如下圖所示的信號，其有用信號范圍173～25．5 MHz。另外為了方便仿真結(jié)果的觀察，又加入了2個大的噪聲信號分別位于32．4MHz，12．4 MHz。

　　將上圖所示的信號送入DDC網(wǎng)絡后，信號變成I／Q兩路信號，將這兩路信號組合成復數(shù)信號后得到的復數(shù)信號的頻譜圖如圖11（a）所示。

　　圖11（a）為原輸入信號的有用信號附近的細節(jié)圖，而圖11（b）為經(jīng)過DDC網(wǎng)絡后得到的復數(shù)信號的幅頻響應圖。由于simulink的頻譜繪制工具顯示刷新的問題它們看起來有了一點點的誤籌，但是，也可以發(fā)現(xiàn)經(jīng)下變頻后的信號有效的恢復了原信號的頻譜信息。它將原輸入信號的負邊頻線性搬移到了以0頻為中心的帶寬為4．1MHz的頻譜上來。

　　6 結(jié)束語

　　實際項目中接觸到的信號處理任務大多為帶通信號，如果直接采用傳統(tǒng)的奈奎斯特采樣定理對模擬信號進行采樣，然后進行數(shù)字信號處理任務，這樣對后端的DSP器件的實時性要求太高。因此，通常我們都要先用一個FPGA來完成數(shù)字信號的下變頻操作，之后再由后端的DSP器件來完成信號處理任務。因此，如何合理的設(shè)計DDC下變頻就顯得特別重要。本文針對如何設(shè)計DDC濾波器以及基于FPGA的System Generator的仿真都作了簡單的介紹。