基于FPGA的DDC濾波器設(shè)計(jì)與仿真

　　雖然，system generator能直接生成供底層FPGA調(diào)用的代碼以及網(wǎng)表，但是，通常并不這樣做。相對(duì)于人工編寫的代碼，system genera tor生成的代碼相對(duì)冗余度高，資源利用也不及人工編寫的代碼合理。但是，在某些需要快速進(jìn)行算法開發(fā)的項(xiàng)目中，這種方式無(wú)疑為用FPGA從事快速的算法開發(fā)提供了一個(gè)捷徑。

　　將MATLAB與system generator集成后，由圖1所示的原理框圖，搭建了用于仿真的system generator模塊，如圖9所示。

　　在輸入端輸入幅頻響如下圖所示的信號(hào)，其有用信號(hào)范圍173～25．5 MHz。另外為了方便仿真結(jié)果的觀察，又加入了2個(gè)大的噪聲信號(hào)分別位于32．4MHz，12．4 MHz。

　　將上圖所示的信號(hào)送入DDC網(wǎng)絡(luò)后，信號(hào)變成I／Q兩路信號(hào)，將這兩路信號(hào)組合成復(fù)數(shù)信號(hào)后得到的復(fù)數(shù)信號(hào)的頻譜圖如圖11（a）所示。

　　圖11（a）為原輸入信號(hào)的有用信號(hào)附近的細(xì)節(jié)圖，而圖11（b）為經(jīng)過DDC網(wǎng)絡(luò)后得到的復(fù)數(shù)信號(hào)的幅頻響應(yīng)圖。由于simulink的頻譜繪制工具顯示刷新的問題它們看起來(lái)有了一點(diǎn)點(diǎn)的誤籌，但是，也可以發(fā)現(xiàn)經(jīng)下變頻后的信號(hào)有效的恢復(fù)了原信號(hào)的頻譜信息。它將原輸入信號(hào)的負(fù)邊頻線性搬移到了以0頻為中心的帶寬為4．1MHz的頻譜上來(lái)。

　　6 結(jié)束語(yǔ)

　　實(shí)際項(xiàng)目中接觸到的信號(hào)處理任務(wù)大多為帶通信號(hào)，如果直接采用傳統(tǒng)的奈奎斯特采樣定理對(duì)模擬信號(hào)進(jìn)行采樣，然后進(jìn)行數(shù)字信號(hào)處理任務(wù)，這樣對(duì)后端的DSP器件的實(shí)時(shí)性要求太高。因此，通常我們都要先用一個(gè)FPGA來(lái)完成數(shù)字信號(hào)的下變頻操作，之后再由后端的DSP器件來(lái)完成信號(hào)處理任務(wù)。因此，如何合理的設(shè)計(jì)DDC下變頻就顯得特別重要。本文針對(duì)如何設(shè)計(jì)DDC濾波器以及基于FPGA的System Generator的仿真都作了簡(jiǎn)單的介紹。