基于門(mén)控時(shí)鐘的低功耗電路設(shè)計(jì)方案

　　在布局布線階段，基于門(mén)控時(shí)鐘的功耗優(yōu)化流程主要如下:在布局之前，設(shè)置set_Power_op tiONs–clock_gating true，之后在布局、時(shí)鐘樹(shù)綜合和布線階段的主要命令中添加選項(xiàng)- power即可。上述設(shè)置可實(shí)現(xiàn)最基本的門(mén)控時(shí)鐘布局布線，但在本設(shè)計(jì)中生成的時(shí)鐘網(wǎng)絡(luò)分布不均勻，而且skew很大。需要采取額外的優(yōu)化措施來(lái)消除其帶來(lái)的不利影響。

　　門(mén)控單元的加入給CTS帶來(lái)的影響主要有兩個(gè)方面，一方面會(huì)造成整個(gè)時(shí)鐘網(wǎng)絡(luò)分布不平衡，另一方面導(dǎo)致時(shí)鐘偏移增大。單采用上述措施，時(shí)鐘偏移最大可達(dá)到1. 11，見(jiàn)圖4中的第二項(xiàng)，嚴(yán)重偏離了不采用門(mén)控時(shí)鐘時(shí)的偏移量0. 12。在優(yōu)化時(shí)鐘偏移上，目標(biāo)有三個(gè)方面:構(gòu)造一個(gè)相對(duì)平衡的時(shí)鐘網(wǎng)絡(luò)，使得在各個(gè)層上，層的各個(gè)分支上的單元數(shù)目相近;減小時(shí)鐘偏移至可承受范圍;盡量保持功耗同只采用門(mén)控時(shí)鐘而不優(yōu)化時(shí)鐘偏移狀況下的功耗相近或更小。

　　分析引起skew偏大的原因，通過(guò)在ICC中跟蹤路徑，查看時(shí)鐘網(wǎng)絡(luò)電路圖，發(fā)現(xiàn)時(shí)鐘層分布極不均勻，分支節(jié)點(diǎn)最大相差6 層。在具體時(shí)序路徑中，兩條路徑延時(shí)過(guò)大，插入了許多不必要的buffer，為構(gòu)造一個(gè)平衡的時(shí)鐘樹(shù)，減小skew并減少對(duì)功耗的影響，在CTS階段采取了三個(gè)措施。

　　第一，設(shè)置set_clock_tree_op tions– LOGIC_ level_bal2ance為true。CTS的操作模式有三種: 模塊模式，頂層模式，邏輯級(jí)平衡模式。默認(rèn)為模塊模式。

　　此處選取邏輯級(jí)平衡模式可得到最佳的skew，但對(duì)功耗有一定影響。第二，復(fù)制門(mén)控單元。主要是通過(guò)修正ICG輸出端的DRC來(lái)平衡扇出，并添加緩沖單元來(lái)驅(qū)動(dòng)沒(méi)有被門(mén)控的寄存器使得整個(gè)時(shí)鐘樹(shù)的結(jié)構(gòu)更加平衡。首先設(shè)置cts_push _down_ buffer為true。然后split_ clock _ gate – ob2jects { 3 . / Latch} – gate_ sizing– gate_ relocation。

　　并且在時(shí)鐘樹(shù)綜合時(shí)結(jié)合使用- inter_clock_bal2ance選項(xiàng)。最后，為了彌補(bǔ)功耗優(yōu)化方面的不足，在CTS完畢之后用p synop t– power。不采用門(mén)控時(shí)鐘、采用門(mén)控時(shí)鐘但不做skew優(yōu)化、采用門(mén)控時(shí)鐘且進(jìn)行skew優(yōu)化三種情況下的skew見(jiàn)圖4。由此可見(jiàn)，優(yōu)化后的skew較原來(lái)相比雖有所增大，但要遠(yuǎn)小于優(yōu)化前的設(shè)計(jì)。

　　2. 3　功耗測(cè)量過(guò)程及實(shí)驗(yàn)結(jié)果分析

　　布局布線完成后，導(dǎo)出網(wǎng)表到VCS中進(jìn)行后仿，并得到分析功耗所需的saif文件。將此saif文件和布局布線后帶有實(shí)際延時(shí)信息的網(wǎng)表讀入PT中，加以適當(dāng)?shù)臅r(shí)序約束進(jìn)行功耗分析