基于DDS+PLL在電臺設(shè)計(jì)中的應(yīng)用

　　3.2 頻率合成器方案

　　頻率合成器須輸出第一本振、第二本振兩路信號。第二本振為固定頻率170.7 MHz，選用ADF4001 PLL電路，參考時(shí)鐘采用14.4 MHz溫度補(bǔ)償晶體振蕩器，環(huán)路鑒相頻率100 kHz。第一本振信號是由14.4 MHzTCXO(溫度補(bǔ)償晶體振蕩器)經(jīng)DDS頻率合成器(選用AD9851)產(chǎn)生參考信號，再由PLL電路鎖定在工作頻率上。原理框圖如圖5所示。

　　3.2.1 器件的選擇

　　選用Analog Devices公司的DDS芯片AD9851，該芯片的最高工作時(shí)鐘為180 MHz，內(nèi)部除了完整的高速DDS外，還集成了時(shí)鐘6倍頻器和一個高速比較器。本方案使用14.4 MHz TCXO，經(jīng)6倍頻器產(chǎn)生86.4 MHz參考時(shí)鐘頻率，DDS輸出的頻率分辨率為：

　　PLL選用National Semiconductor公司的雙頻率合成器電路LMX2335，其最高工作頻率1.1 GHz。

　　3.2.2 工作頻率計(jì)算

　　以短波頻段(2 MHz～30 MHz)為例，第一本振輸出頻率為：

　　考慮到環(huán)路的鎖定時(shí)間，LMX2335的鑒相頻率取200 kHz左右，對于較大范圍調(diào)整頻率，可改變LMX233的程序分頻數(shù)N，例如：162 MHz～172 MHz，N取14×60=840;172 MHz～182 MHz，N取15×60=900;182 MHz～190 MHz，N取16×60=960。LMX233的參考分頻數(shù)R固定為60。DDS輸出頻率控制在11 MHz～13 MHz，可在小范圍內(nèi)調(diào)整PLL的輸出頻率。下面以輸出162 MHz為例說明DDS頻率控制字K的算法。

　　DDS輸出頻率為：

　　頻率控制字K為：

　　在162 MHz～172 MHz頻率范圍內(nèi)，頻率誤差=0.020 116 567×14≈0.28 Hz。

　　3.2.3 應(yīng)注意的問題

　　DDS的輸出應(yīng)經(jīng)過一中心頻率為12 MHz、帶寬為2 MHz的帶通濾波器。具體設(shè)計(jì)可使用Agilent ADS軟件。該電路是高速數(shù)?；旌想娐罚谥谱饔≈齐娐钒鍟r(shí)，一定要注意數(shù)模干擾問題。為此，印制電路板一定要使用4層板。在進(jìn)行電路布局時(shí)，將數(shù)字部分和模擬部分分開;將電源層分為數(shù)字電源和模擬電源;將地層分為數(shù)字地和模擬地。每個有源器件的電源都要加去耦電容，并且盡可能地靠近電源輸入處，以幫助濾除高頻噪聲。

　　4 結(jié)束語

　　目前頻率合成技術(shù)主要有直接頻率合成、PLL頻率合成、DDS這3種形式。由于PLL方式的頻率合成器存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，而DDS方式的輸出帶寬又有限，因此在設(shè)計(jì)工作頻率寬、調(diào)協(xié)精度高的頻率合成器時(shí)，這兩種方式均不能滿足技術(shù)要求。但是，采用DDS+PLL方式，可以滿足高精度和寬頻帶的需要，其實(shí)現(xiàn)的難點(diǎn)是如何提高合成器輸出頻譜純度。在實(shí)際印制電路板制作中，DDS的良好接地和合理布線非常有助于系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)。