提高ADC應(yīng)用最佳性能的設(shè)計(jì)建議

目前，模數(shù)轉(zhuǎn)換器(ADC)已經(jīng)應(yīng)用于大量設(shè)備。很早以前，轉(zhuǎn)換器是需要專門知識才能設(shè)計(jì)和制造的器件，因此采用轉(zhuǎn)換器的解決方案成本很高。12位/500kHz的ADC在1975年賣到270美元。隨著時(shí)間的推移，采用與數(shù)字集成電路相同工藝技術(shù)的現(xiàn)代轉(zhuǎn)換器的價(jià)格急劇下降。今天同樣的12位/500kHz轉(zhuǎn)換器價(jià)格還不到1美元。ADC經(jīng)常用于通信、儀器和測量以及計(jì)算機(jī)系統(tǒng)中，可方便數(shù)字信號處理和/或信息的存儲。很多時(shí)候ADC功能與數(shù)字電路集成在同一芯片上，但有的設(shè)備要求必須使用獨(dú)立的ADC。蜂窩電話是數(shù)字芯片中集成ADC功能的一個(gè)例子，而具有更高要求的蜂窩基站需要依賴單獨(dú)的ADC來提供最佳性能。

ADC有以下一些特點(diǎn)：1. 模擬輸入，可以是單通道或多通道模擬輸入；2. 參考輸入電壓，該電壓可以由外部提供，也可以在ADC內(nèi)部產(chǎn)生；3. 時(shí)鐘輸入，通常由外部提供，用于確定ADC的轉(zhuǎn)換速率；4. 電源輸入，通常有模擬和數(shù)字電源引腳；5. 數(shù)字輸出，ADC可以提供并行或串行的數(shù)字輸出。圖給出了典型的ADC功能框圖。

雖然ADC看起來非常簡單，但它們必須正確使用才能獲得最優(yōu)的性能。ADC具有與簡單模擬放大器相同的性能限制，比如有限增益、偏置電壓、共模輸入電壓限制和諧波失真等。ADC的采樣特性需要我們更多地考慮時(shí)鐘抖動和混疊。以下一些指南有助于工程師在設(shè)計(jì)中充分發(fā)揮ADC的全部性能。

模擬輸入

要認(rèn)真對待ADC的模擬輸入信號，盡量使它保持干凈，“無用輸入”通常會導(dǎo)致“數(shù)字化的無用輸出”。模擬信號路徑應(yīng)遠(yuǎn)離任何快速開關(guān)的數(shù)字信號線，以防止噪聲從這些數(shù)字信號線耦合進(jìn)模擬路徑。

雖然簡化框圖給出的是單端模擬輸入，但在高性能ADC上經(jīng)常使用差分模擬輸入。差分驅(qū)動ADC可以提供更強(qiáng)的共模噪聲抑制性能，由于有更小的片上信號擺幅，因此一般也能獲得更好的交流性能。差分驅(qū)動一般使用差分放大器或變壓器實(shí)現(xiàn)。變壓器可以提供比放大器更好的性能，因?yàn)橛性捶糯笃鲿碛绊懣傮w性能的額外噪聲源。但是，如果需要處理的信號含有直流成份，具有隔直流特性的變壓器就不能用。在設(shè)計(jì)預(yù)驅(qū)動電路時(shí)必須考慮驅(qū)動放大器的噪聲和線性性能。需要注意的是，因?yàn)楦咝阅蹵DC通常有非常高的輸入帶寬，因此在ADC輸入引腳處直接濾波可以減少混入基帶的寬帶噪聲數(shù)量。

參考輸入

參考輸入應(yīng)看作是另一個(gè)模擬輸入，必須盡可能保持干凈。參考電壓(VREF)上的任何噪聲與模擬信號上的噪聲是沒有區(qū)別的。一般ADC的數(shù)據(jù)手冊上會規(guī)定要求的去耦電容。這些電容應(yīng)放置在離ADC最近的地方。為了節(jié)省電路板面積，PCB設(shè)計(jì)師有時(shí)會將去耦電容放在PCB的背面，這種情況應(yīng)盡可能避免，因?yàn)檫^孔的電感會降低高頻時(shí)電容的去耦性能。VREF通常用來設(shè)置ADC的滿刻度范圍，因此減小VREF電壓值會減小ADC的LSB值，使得ADC對系統(tǒng)噪聲更加敏感(1V滿刻度10位ADC的LSB值等于1V/210=1mV)。

圖1：典型的模數(shù)轉(zhuǎn)換器功能框圖

時(shí)鐘輸入

根據(jù)具體的應(yīng)用，數(shù)字時(shí)鐘輸入可能與模擬輸入具有同等的重要性。ADC中有兩大噪聲源：一個(gè)是由輸入信號的量化引起的(正比于ADC中的位數(shù))，另一個(gè)是由時(shí)鐘抖動引起的(在錯(cuò)誤時(shí)間點(diǎn)采樣輸入信號)。根據(jù)以下公式，在非過采樣ADC應(yīng)用中量化噪聲將限制最大可能的信噪比(SNR)值。



其中，N為ADC的位數(shù)、SNR為信噪比。

從直觀感覺這是有意義的：每增加一位，ADC編碼的總數(shù)量就會增加一倍，量化不確定性可降低一半(6dB)。因此理論上一個(gè)10位ADC可以提供61.96dB的SNR。根據(jù)以下等式，采樣時(shí)鐘上的任何抖動都會進(jìn)一步降低SNR：



其中，SNRj是受抖動限制的SNR，fa是模擬輸入頻率，tj是時(shí)鐘抖動的均方根(rms)值。

用抖動等于8ps的采樣時(shí)鐘數(shù)字化70MHz的模擬信號，可以得到接近49dB SNR的有限抖動，相當(dāng)于將10位ADC的性能降低到了約8位。時(shí)鐘抖動必須小于2ps才能取得等效于10位ADC的SNR。還有許多影響SNR的二階因素，但上述等式是非常好的一階接近函數(shù)。差分時(shí)鐘常用來減小抖動。

電源輸入

大多數(shù)ADC有分離的電源輸入，一個(gè)用于模擬電路，一個(gè)用于數(shù)字電路。推薦在盡量靠近ADC的位置使用足夠多的去耦電容。盡量減少PCB的過孔數(shù)量，并減小從ADC電源引腳到去耦電容的走線長度，從而使ADC和電容之間的電感為最小。就像參考電壓去耦一樣，電路板設(shè)計(jì)師為了節(jié)省電路板面積有時(shí)會把去耦電容放在芯片下方PCB板的背面，基于同樣的理由，這種情況也應(yīng)避免。ADC數(shù)據(jù)手冊一般會提供推薦的去耦方案。為了達(dá)到特定的性能，電源和地經(jīng)常會采用專門的PCB層實(shí)現(xiàn)。

數(shù)字輸出

ADC開關(guān)數(shù)字信號輸出會產(chǎn)生瞬時(shí)噪聲，并向后耦合到ADC中敏感的模擬電路部分，從而引發(fā)故障。縮短輸出走線長度以減小ADC驅(qū)動的電容負(fù)載有助于減小這一影響，在ADC輸出端放置串行電阻也可以降低輸出電流尖峰。ADC數(shù)據(jù)手冊通常對此也有一些設(shè)計(jì)建議。