高清視頻CMOS電流舵數(shù)/模轉(zhuǎn)換器的設(shè)計(jì)

　　行譯碼器結(jié)構(gòu)與列譯碼器基本相同，但沒(méi)有電源節(jié)點(diǎn)。使用TG邏輯譯碼器的另一巨大好處是可以減少晶體管的數(shù)量。在靜態(tài)邏輯，參考文獻(xiàn)[9]的譯碼器由84 只晶體管組成，但用TG結(jié)構(gòu)組成的行和列譯碼器有30只晶體管，并且總數(shù)是60。這意味著芯片面積可能也被減少。較少的晶體管級(jí)數(shù)也幫助減少延時(shí)。另一方面，使用TG結(jié)構(gòu)的邏輯門最大級(jí)數(shù)可減少到2級(jí)；不使用傳輸門結(jié)構(gòu)的全CMOS結(jié)構(gòu)的最高門級(jí)數(shù)是3，以上充分說(shuō)明使用TG結(jié)構(gòu)更有利減少延時(shí)和改進(jìn)工作頻率。表1給出相關(guān)的參量對(duì)比。

　　2．3 工作原理

　　用行列譯碼器進(jìn)行譯碼，單位電流源是導(dǎo)通還是截止，共有三種情況。第一種是所在行和下一行都是“1”，在這種情況下，無(wú)論列控制信號(hào)是否為“1”，該電流源均被選中。也就是說(shuō)，對(duì)應(yīng)的電流源開關(guān)狀態(tài)為接通狀態(tài)。第二種情況是所在的行控制信號(hào)為“1”，但是下一行的控制信號(hào)為“0”，這時(shí)，電流源是否被選中，要根據(jù)列控制信號(hào)來(lái)決定。如果列控制信號(hào)為“1”，則該電流源被選中；如果列控制信號(hào)為“0”，則該電流源不被選中，處于截止?fàn)顟B(tài)。第三種情況是所在行和下一行的控制信號(hào)均為“0”，那么不管其所在列的控制信號(hào)為多少，此電流源不會(huì)被選中，處于截止?fàn)顟B(tài)。TG構(gòu)成的開關(guān)電路如圖4所示。

　　3 電流源電路及減少毛刺電路

　　電流源電路是DAC的重要部分，同時(shí)為了減小毛刺反應(yīng)，下面將介紹減少毛刺的電路。

　　3．1 電流單元

　　一般常用的設(shè)計(jì)均采用減少電路噪聲和降低電流源的復(fù)雜結(jié)構(gòu)。例如，差分電路、偏置電路、參考電流等需要很多數(shù)量的晶體管。在這個(gè)設(shè)計(jì)中，使用一個(gè)簡(jiǎn)單的電流單元結(jié)構(gòu)，并且電流源采用由二只晶體管組成的電流源單元。與其他芯片相比，電路的面積可以大大減小，如圖5所示。

　　根據(jù)圖6所示梯度誤差與對(duì)稱誤差的對(duì)比，在單位電流源矩陣中采用層次式對(duì)稱開關(guān)序列的布局，很好地減少了誤差。

　　3．2 減少毛刺的電路

　　在基本的電流源單元，輸出信號(hào)將是比較穩(wěn)定的。在這個(gè)設(shè)計(jì)中電流源由開關(guān)電路輸出信號(hào)控制，但輸出信號(hào)不是足夠的準(zhǔn)確。因此，為了補(bǔ)償這個(gè)缺點(diǎn)，同時(shí)改進(jìn)電路的SNR，需要使用減少毛刺電路，如圖7所示。

　　4 實(shí)驗(yàn)結(jié)果

　　該文設(shè)計(jì)的DAC基于O．25 μm CMOS技術(shù)，8位高速DAC適用于高清晰視頻使用，并且使用TG晶體管和電路級(jí)數(shù)的數(shù)量可以明顯減少，同時(shí)使用TG結(jié)構(gòu)也可使電路延遲時(shí)間有效地減少，且毛刺也被大大減少。結(jié)果顯示：這個(gè)設(shè)計(jì)可以達(dá)到1．5 GHz采樣率和21 mW低功耗。

　　具體參數(shù)指標(biāo)如表2所示。

　　5 結(jié) 語(yǔ)

　　本文提出基于新型傳輸門(TG)結(jié)構(gòu)組成的電流源單元矩陣、譯碼邏輯電路和一種適用于高清晰視頻使用的高速8位CMOS電流舵數(shù)／模轉(zhuǎn)換器(CS- DAC)。應(yīng)用電流源單元矩陣結(jié)構(gòu)和傳輸門結(jié)構(gòu)的譯碼電路能有效減少毛刺等干擾信號(hào)；采用TG結(jié)構(gòu)設(shè)計(jì)的電路，可使晶體管數(shù)量和電路的延時(shí)顯著減少；基于 0．25μmCMOS技術(shù)的DAC電路設(shè)計(jì)，功耗僅為21 mW，采樣率達(dá)到1．5 GHz。仿真結(jié)果表明，電路的積分線性誤差(INL)范圍為-2～+2 LSB，微分線性誤差(DNL)為-1～+4 LSB。