新聞中心

EEPW首頁(yè) > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)實(shí)例

基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)實(shí)例

作者: 時(shí)間:2011-05-27 來(lái)源:網(wǎng)絡(luò) 收藏

  4 設(shè)計(jì)

  現(xiàn)通過(guò)設(shè)計(jì)一個(gè)分頻系數(shù)為2.5的分頻器給出用設(shè)計(jì)的一般方法。該2.5分頻器由模3計(jì)數(shù)器、異或門(mén)和D觸發(fā)器組成。

2

圖3 2.5分頻器電路原理圖

  4.1 模3計(jì)數(shù)器

  該計(jì)數(shù)器可產(chǎn)生一個(gè)分頻系數(shù)為3的分頻器,并產(chǎn)生一個(gè)默認(rèn)的邏輯符號(hào)COUNTER3。其輸入端口為RESET、EN和CLK;輸出端口為QA和QB。下面給出模3計(jì)數(shù)器VHDL描述代碼:

程序

  任意模數(shù)的計(jì)數(shù)器與模3計(jì)數(shù)器的描述結(jié)構(gòu)完全相同,所不同的僅僅是計(jì)數(shù)器的狀態(tài)數(shù)。上面的程序經(jīng)編譯、時(shí)序模擬后,在MAX+PLUSII可得到如圖2所示的仿真波形。

分頻器相關(guān)文章:分頻器原理


關(guān)鍵詞: CPLD FPGA 半整數(shù)分頻器

評(píng)論


相關(guān)推薦

技術(shù)專(zhuān)區(qū)

關(guān)閉