基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)實(shí)例

　　4.2 完整的電路及波形仿真

　　將COUNTER3、異或門和D觸發(fā)器通過(guò)圖3所示的電路邏輯連接關(guān)系，并用原理圖輸入方式調(diào)入圖形編輯器，然后經(jīng)邏輯綜合即可得到如圖4所示的仿真波形。由圖中outclk與inclk的波形可以看出，outclk會(huì)在inclk每隔2.5個(gè)周期處產(chǎn)生一個(gè)上升沿，從而實(shí)現(xiàn)分頻系數(shù)為2.5的分頻器。設(shè)inclk為50MHz，則outclk為20MHz。因此可見(jiàn)，該電路不僅可得到分頻系數(shù)為2.5的分頻器（outclk），而且還可得到分頻系數(shù)為5的分頻器（Q1）。

　　5 結(jié)束語(yǔ)

　　選用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件實(shí)現(xiàn)半整數(shù)分頻后，經(jīng)邏輯綜合后的適配分析結(jié)果如表1所列。本例中的計(jì)數(shù)器為2位寬的位矢量，即分頻系數(shù)為4以內(nèi)的半整數(shù)值。若分頻系數(shù)大于4，則需增大count的位寬。

表1半整數(shù)分頻器適配分析結(jié)果