基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計方案

　　2 CPLD片內(nèi)振蕩器的實現(xiàn)和優(yōu)化

　　2.1 CPLD片內(nèi)振蕩器的實現(xiàn)

　　基于上述方法的片內(nèi)環(huán)形振蕩器設(shè)計有很大的通用性，可在不同CPLD芯片間方便地移植。本文以Altera公司的MAX7000S系列CPLD芯片的實現(xiàn)和測試為例說明。MAX7000S系列基于先進的多矩陣構(gòu)架設(shè)計，采用CMOS工藝制造，容量高達256個邏輯單元LE(Logic El-ement)，每16個宏單元組成一個邏輯陣列塊LAB(LogicArray Block)，速度達3.5ns的管腳到管腳延時，同時支持多種I／O電壓標(biāo)準(zhǔn)。

　　從EDA軟件綜合后的報告可以看出，圖2所示電路中每個門占用了一個邏輯單元。也就是說，電路內(nèi)LE的延時將作為門的延時tpd，而且需要將振蕩使能端引出到I／O引腳，當(dāng)所實現(xiàn)振蕩頻率較低時，需要較多的門電路單元，這將占用一定的邏輯和引腳資源，從而降低芯片資源的利用率，所以在低頻情況下使用時，要綜合考慮系統(tǒng)需要的振蕩頻率，盡量用較少的門電路實現(xiàn)環(huán)形振蕩器，以提供較高振蕩頻率，再設(shè)計分頻電路以取得合適的振蕩頻率，從而提高芯片的資源利用率。綜合器的這一處理，從客觀上保證了設(shè)計者可以選擇不同的門來實現(xiàn)圖2的結(jié)構(gòu)，仍然可以保證振蕩間隔的一致性。實驗也證實了這個結(jié)果。

　　2.2 電源電壓的影響

　　電壓會影響振蕩電路的工作頻率，電壓增大會導(dǎo)致電路振蕩頻率增加，反之振蕩頻率減小。CPLD芯片一般有兩個相對獨立的供電端口，即核心電壓(VCCINT)和引腳電壓(VCCIO)。其中核心電壓給芯片內(nèi)部可編程邏輯電路資源提供電源，引腳電壓為芯片的I／O引腳提供電源，以適應(yīng)各種輸出標(biāo)準(zhǔn)(如LVCOMOS、LVTTL、SSTL-2、SSTL-3等)。對振蕩頻率有影響的是CPLD芯片的核心電壓，對此電壓應(yīng)采取穩(wěn)壓措施，穩(wěn)壓措施要視不同的應(yīng)用要求而定。最簡單的措施是采用高性能的穩(wěn)壓芯片給CPLD芯片分別提供兩部分電壓。隨著半導(dǎo)體技術(shù)的發(fā)展，簡單而廉價的穩(wěn)壓芯片已具有較高的性能，如National公司的LM2678系列芯片在有效輸入變化范圍內(nèi)，穩(wěn)壓輸出誤差在±2％以內(nèi)。

　　2.3 CPLD片內(nèi)振蕩器優(yōu)化

　　通過EDA軟件對設(shè)計做優(yōu)化有可能提高所設(shè)計的振蕩器的性能，減少對CPLD片內(nèi)資源的占用。當(dāng)采用MAX+plusII10.2軟件設(shè)計時，軟件優(yōu)化開關(guān)設(shè)置為：(1)本設(shè)計選用MAX系列芯片，故選擇對該芯片的多層綜合選項(Multi-Level Synthesis for Max5000／7000／9000De-vice)。(2)在面積和速度優(yōu)化選項中，選擇對面積的優(yōu)化，使振蕩器部分盡可能分配到同一個LAB中。(3)打開"Slow Slew Rate"以降低開關(guān)噪聲，打開"XOR Synthesis"以減少芯片面積的占用。

　　3 電路仿真及測試結(jié)果

　　本文以Altera公司的MAX+plus II 10.2為設(shè)計工具，在MAX7000S系列芯片上實現(xiàn)并測試。圖3為選用EMP7128LC84-15芯片的時序仿真結(jié)果。其中p0～p7分別為環(huán)形振蕩電路中單個門之后的電路節(jié)點；oscena[7…0]為各延時門電路的控制端(即所有二輸入門中多余的輸入端)。