基于FPGA的并行多通道激勵(lì)信號(hào)產(chǎn)生模塊

　　3 多通道波形控制器

　　3.1 結(jié) 構(gòu)

　　波形產(chǎn)生控制器是整個(gè)模塊正常運(yùn)行的核心，主要完成信號(hào)產(chǎn)生控制、信號(hào)增益控制以及同步控制。多通道波形產(chǎn)生控制器主要由異步FIFO、同步邏輯與信號(hào)產(chǎn)生和調(diào)理輸出組成，圖2為波形產(chǎn)生控制器的結(jié)構(gòu)框圖。用戶(hù)控制命令經(jīng)PCI控制器傳輸至Nios II嵌入式軟核后，首先經(jīng)過(guò)譯碼處理，將控制命令按通道進(jìn)行分類(lèi)，而后傳輸至波形產(chǎn)生控制器中的異步FIFO進(jìn)行緩沖。此刻各通道的控制命令主要包括同步命令、信號(hào)產(chǎn)生控制字以及增益控制命令，經(jīng)過(guò)串／并轉(zhuǎn)換后的同步命令控制著通道間的同步時(shí)序關(guān)系，而信號(hào)產(chǎn)生控制字和增益控制字則以并行方式輸出至外圍電路中，完成信號(hào)產(chǎn)生和調(diào)理輸出。

　　3.2 實(shí) 現(xiàn)

　　3.2.1 異步FIFO

　　多通道信號(hào)產(chǎn)生控制器中具有4個(gè)獨(dú)立的FIFO，主要用于緩沖PCI控制器與波形產(chǎn)生控制器2個(gè)異步時(shí)鐘域的數(shù)據(jù)傳輸，主要包括讀／寫(xiě)時(shí)鐘信號(hào)、讀／寫(xiě)請(qǐng)求信號(hào)、數(shù)據(jù)輸入／輸出信號(hào)和空／滿(mǎn)標(biāo)志位。讀請(qǐng)求信號(hào)(rdreq)有效時(shí)，在讀時(shí)鐘(rdclk)的上升沿處FIFO輸出數(shù)據(jù)；寫(xiě)請(qǐng)求信號(hào)(wrreq)有效時(shí)，在寫(xiě)時(shí)鐘(wrclk)的上升沿處FIFO寫(xiě)入信號(hào)；空／滿(mǎn)標(biāo)志位決定了數(shù)據(jù)能夠?qū)懭牖蜃x出，模塊中采用寫(xiě)滿(mǎn)標(biāo)志位(wrfull)來(lái)表示FIFO內(nèi)部存儲(chǔ)空間的使用情況。圖3為16×256位的異步FIFO工作仿真圖。

　　3.2.2 同步邏輯

　　同步邏輯實(shí)現(xiàn)多通道波形產(chǎn)生控制模塊的同步控制。信號(hào)產(chǎn)生通道的工作狀態(tài)有閑置、異步工作和同步工作3種狀態(tài)，由用戶(hù)提供的同步控制命令決定。當(dāng)波形產(chǎn)生控制命令加載到輸出寄存器后，在接收到“準(zhǔn)備好”命令后同步邏輯控制指定通道同步的輸出控制命令。設(shè)計(jì)要求各通道具有獨(dú)立產(chǎn)生信號(hào)的能力，且任意通道間可實(shí)現(xiàn)同步操作。首先由同步邏輯產(chǎn)生2分頻、3分頻和4分頻電路分別同步2路、3路和4路的信號(hào)輸入，只有1路信號(hào)輸出時(shí)采用串行時(shí)鐘即可。然后根據(jù)用戶(hù)同步通道控制命令，控制多路選擇通道輸出相應(yīng)的同步時(shí)鐘。采用同步時(shí)鐘選擇方法設(shè)計(jì)的多路同步時(shí)鐘仿真圖如圖4所示。

　　從圖中可見(jiàn)，2位的同步時(shí)鐘控制地址s1、s0控制著同步時(shí)鐘DDSclk的輸出。當(dāng)?shù)刂肺籹1和s0分別為00、01、10和11時(shí)，同步時(shí)鐘DDSclk分別輸出了串行時(shí)鐘和串行時(shí)鐘2分頻、3分頻與4分頻。其中2分頻和4分頻通過(guò)對(duì)串行時(shí)鐘計(jì)數(shù)跳轉(zhuǎn)即可實(shí)現(xiàn)，方法簡(jiǎn)單且效果良好。對(duì)于3分頻的實(shí)現(xiàn)則要復(fù)雜一點(diǎn)，方法是通過(guò)將2個(gè)占空比不為50％的3分頻信號(hào)相與得到1個(gè)占空比為50％的時(shí)鐘輸出，如圖中div3：inst10／b與div：inst10／c相與得到的3分頻時(shí)鐘輸出div3output。