基于FPGA的并行多通道激勵信號產(chǎn)生模塊

　　3.2.3 信號產(chǎn)生和調(diào)理輸出

　　信號產(chǎn)生和調(diào)理輸出部分的作用是通過接收控制命令對各通道的DDS電路進(jìn)行控制。經(jīng)過FIFO緩沖的16位來自用戶的控制命令FIFO_DATA，由數(shù)據(jù)控制部分識別、解析、校驗后傳輸?shù)綌?shù)據(jù)串／并轉(zhuǎn)換模塊，串／并轉(zhuǎn)換模塊按照數(shù)據(jù)格式的要求將其轉(zhuǎn)換為2位通道地址總線部分(c1，c0)、6位DDS寄存器地址總線部分(d5～d0)和8位數(shù)據(jù)總線部分(d7～d0)，組成16位控制字，如下所示：

　　由2位的通道地址選中命令接收通道，6位的DDS寄存器地址總線輸出后控制AD9854的寄存器的0x00～0x27單元，8位的數(shù)據(jù)總線傳輸波形產(chǎn)生信息和增益控制信息。其中6位的地址總線除了作為DDS寄存器地址外，還用于同步狀態(tài)的設(shè)置。當(dāng)?shù)刂房偩€為0x3F時，控制器進(jìn)入同步設(shè)置狀態(tài)，此刻的8位數(shù)據(jù)總線用于傳輸同步設(shè)置內(nèi)容。圖5為并行多通道波形產(chǎn)生模塊的部分狀態(tài)轉(zhuǎn)換圖。

　　圖6為信號產(chǎn)生和調(diào)理輸出模塊的邏輯仿真圖，圖中DDSA1～DDSA4為6位的DDS寄存器地址總線，DDSD1～DDSD4為8位的數(shù)據(jù)總線，DDSclk為同步時鐘。通過同步設(shè)置，選擇了1、3通道輸出波形，并使DDSclk輸出串行時鐘的2分頻。從圖中可看出，此次是對1、3通道進(jìn)行信號產(chǎn)生的控制，而沒有對2、4通道進(jìn)行操作。同時將16位的FIFO_DATA控制命令譯碼后輸出，圖中FIFO_DATA的0x0125經(jīng)譯碼后，選中通道1，并驅(qū)動DDSAl輸出0x01，DDSD1輸出0x25。

　　4 模塊測試

　　首先對各通道的信號產(chǎn)生電路進(jìn)行單獨的測試，然后任意選擇2路通道產(chǎn)生獨立的激勵信號，再分別選擇3路和4路通道進(jìn)行測試。進(jìn)行以上測試測得模塊各通道間異步工作正常，而后進(jìn)行通道同步測試。設(shè)置多通道波形產(chǎn)生模塊16位控制字中的a[5：0]為0x3F，進(jìn)入同步設(shè)置模塊，設(shè)置通道選擇和通道輸出頻率后，對同步通道進(jìn)行測試，測得同步通道模塊工作正常，滿足設(shè)計要求。

　　圖7為7個通道同時輸出波形的測試，其中1、2、3通道為同步方式輸出的3路正弦波，4通道為獨立輸出的方波。測試后發(fā)現(xiàn)，模塊具備產(chǎn)生高質(zhì)量的并行多通道激勵信號的能力。

　　結(jié) 語

　　本文以并行多通道信號產(chǎn)生模型為依據(jù)，設(shè)計并實現(xiàn)了以FPGA為核心器件的并行多通道信號產(chǎn)生模塊，主要包括FPGA系統(tǒng)設(shè)計和多通道波形產(chǎn)生模塊設(shè)計。通過模塊測試后發(fā)現(xiàn)，該模塊具備產(chǎn)生高質(zhì)量并行多通道激勵信號的能力。在后續(xù)的研究中，以產(chǎn)生各種復(fù)雜的激勵信號為主，并通過增加并行算法或采用多嵌入式軟核等方法改善模塊通道之間的并行機(jī)制，充分挖掘各通道的并行特性。