基于CPCI體系的高性能監(jiān)測測向處理平臺研究

　　摘 要： 提出一種新的高速并行采樣技術(shù)架構(gòu)以及基于可編程芯片技術(shù)和支持靈活配置的并行處理嵌入式硬件架構(gòu)。該平臺集多通道高速采集、大容量數(shù)據(jù)存儲、高性能DSP與大規(guī)模FPGA緊耦合實時處理等功能于一體，在綜合集成與應(yīng)用方面具有創(chuàng)新性，能夠保障對多模式、多速率、多頻段信號分析在信號層上頻域的寬闊全覆蓋和時域的連續(xù)性，同時又因其硬件上提供了豐富的資源裕量，因而可以滿足信息層上對多種標準和協(xié)議分析的需求及應(yīng)對其未來的演進。

　　為了克服傳統(tǒng)監(jiān)測測向處理系統(tǒng)通用性和擴展性差的缺點[1]，本文依托軟件無線電技術(shù)[2]，對一體化設(shè)計所需的高速實時數(shù)據(jù)采集以及高速實時分析處理所需的終端處理硬件結(jié)構(gòu)進行了深入闡述。該系統(tǒng)能夠滿足目前新體制和復(fù)雜信號環(huán)境下的監(jiān)測測向設(shè)備各項指標要求，在有效節(jié)約資源和成本的同時，擁有較高水平的多系統(tǒng)集成效能。在研究過程中，本文綜合考慮目前數(shù)字處理終端與不同類型CPU(主機)的接口與結(jié)構(gòu)關(guān)系的優(yōu)缺點，最終選擇了基于Compact PCI體系的高性能監(jiān)測測向處理平臺設(shè)計方案。

　　1 系統(tǒng)結(jié)構(gòu)

　　本文所述的平臺結(jié)構(gòu)具有靈活性和開放性的特點，其主要工作原理為：大規(guī)模FPGA用于接收多通道高速采樣數(shù)據(jù)流，完成必要的預(yù)處理；主控FPGA依據(jù)每路信號的處理要求仲裁各路FPGA/DSP的片選信號，同步啟動進行實時處理；多片實時處理DSP和主控FPGA緊耦合構(gòu)成并行處理系統(tǒng)的核心；最后通過局部總線接口送入中央處理CPU作進一步分析處理，完成信息的綜合存儲管理等[3]。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

　　2 具體方案

　　2.1 高速數(shù)據(jù)采集

　　高速數(shù)據(jù)采集是高性能監(jiān)測測向處理平臺研究[4]的首要問題。其設(shè)計與實現(xiàn)，一方面由需求引導(dǎo)，另一方面也要求對系統(tǒng)各個環(huán)節(jié)有整體的把握。合理設(shè)計模擬信號調(diào)理電路、高穩(wěn)時鐘產(chǎn)生電路、高速數(shù)據(jù)流傳輸路徑、合理的時序及控制邏輯，并充分考慮信號完整性和電磁兼容等問題，是設(shè)計一個高性能數(shù)據(jù)采集模塊的基本保障。

　　對于本文所關(guān)注的高速數(shù)據(jù)采集而言，若直接采用滿足采樣率設(shè)計要求的單片ADC芯片實現(xiàn)，會帶來動態(tài)范圍不夠、缺乏靈活性和成本較高、風(fēng)險較大等問題。而如果選擇采用多片采樣率較低的芯片用交替采樣的方法來實現(xiàn)高速采樣的方案，則電路較復(fù)雜，而且多片ADC之間延時的不一致和增益的不匹配會使采樣后的信號難以無失真的復(fù)合。鑒于此，本文所述的高速數(shù)據(jù)采集設(shè)計思路是：模塊化設(shè)計具有適當采樣率的A/D板，基于頻帶分割和精確同步觸發(fā)的寬帶、大動態(tài)數(shù)據(jù)采集方案。本技術(shù)架構(gòu)在硬件設(shè)計上具有模塊化、可擴展的特色，在性能上具有等效采樣率高及采樣帶寬不受ADC及調(diào)理電路限制的優(yōu)點。采集模塊工作原理如圖2所示。