基于CPCI體系的高性能監(jiān)測測向處理平臺研究

　　高速ADC是大功耗器件，通常更高的采樣率將消耗更多的功耗。在使用多ADC多通道的系統(tǒng)中，耗散問題則更為嚴重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，該器件功耗127 mW，用1.8 V低壓模擬電源工作，提供73.4 dB的信噪比和85 dB的無寄生動態(tài)范圍。0.17 ps RMS的超低孔徑抖動允許其以卓越噪聲性能進行中頻欠采樣。創(chuàng)新性數(shù)字輸出可以設(shè)置為全速率CMOS、雙數(shù)據(jù)速率CMOS或雙數(shù)據(jù)速率LVDS。雙數(shù)據(jù)速率數(shù)字輸出允許數(shù)據(jù)在時鐘的上升沿和下降沿發(fā)送，從而將所需數(shù)據(jù)線數(shù)量減少了一半。另外，對高速信號進行高分辨率的數(shù)字化處理需審慎設(shè)計時鐘電路，就LTC2261和LTC其他高速14 bit系列ADC所表現(xiàn)出的性能看，在高速采樣時，0.5 ps的抖動就可對SNR產(chǎn)生明顯影響。由公式(1)可以看出，采樣速率越高、轉(zhuǎn)換位數(shù)越多，對A/D采樣時鐘的抖動指標要求就越高。

　　就LTC2261來說，10 ps的時鐘抖動將在輸入頻率為1 MHz時產(chǎn)生0.8 dB的SNR損耗。而在輸入頻率為120 MHz時，SNR將被降低至41.1 dB。這給高精度時鐘電路設(shè)計帶來了挑戰(zhàn)，通常只有選擇昂貴的高性能壓控晶體振蕩器才能保證應(yīng)有的性能。而美國國家半導(dǎo)體公司提供的超低噪聲時鐘抖動濾波器LMK04000系列提供了另外一種低成本的選擇。該濾波器采用簡潔的外置晶體及級聯(lián)PLLatinum架構(gòu)，12 kHz～20 MHz的RMS抖動為150 fs，100 Hz～20 MHz抖動為200 fs，時鐘輸出信號為LVPECL/2VPECL、LVDS和LVCMOS，可以有效改善系統(tǒng)的性能及準確度。其特點是內(nèi)置高性能的級聯(lián)鎖相環(huán)(共2個)、低噪聲晶體振蕩器、高性能的內(nèi)置壓控振蕩器以及低噪聲分頻器和驅(qū)動器。第一個鎖相環(huán)有2個不同配置可供選擇，可以選用簡單的外置晶體振蕩器或壓控晶體振蕩器模塊執(zhí)行濾除抖動功能。第二個鎖相環(huán)可利用內(nèi)置壓控振蕩器產(chǎn)生低噪聲時鐘。

　　2.2 高速高流量數(shù)據(jù)存儲

　　采樣速率及分辨率越高，則轉(zhuǎn)換后的數(shù)據(jù)流傳輸帶寬越大，對后續(xù)數(shù)據(jù)傳輸?shù)膶崟r調(diào)度和連續(xù)存儲的要求就相應(yīng)提高?，F(xiàn)在通常采用的方法是通過擴展位寬以降低傳輸速率[4-6]。但是，如果通過擴展位寬實現(xiàn)高速數(shù)據(jù)流的實時海量數(shù)據(jù)存儲必將增大設(shè)備規(guī)模，對存儲深度或者持續(xù)采集時間的限制也是非常突出的。本文對存儲容量、訪問速度、存儲區(qū)管理的靈活性進行了研究，結(jié)合FLASH存儲陣列，設(shè)計實現(xiàn)了基于FLASH存儲器的高速高流量數(shù)據(jù)存儲卡。該存儲卡符合CPCI 6U標準，具有模塊化、標準化、易擴展以及高穩(wěn)定性等特點，解決了數(shù)字后處理過程中在編碼分析和協(xié)議解析階段對連續(xù)無失真采樣數(shù)據(jù)的實時存儲難題。其主要研究內(nèi)容包括：采用FPGA進行高速信號的調(diào)度處理和緩存，以解決高速數(shù)字接口的問題；采用超大規(guī)模FPGA實現(xiàn)對存儲區(qū)的可在線配置靈活管理，以實現(xiàn)整個模塊的高集成度、高可靠性、存儲區(qū)管理靈活（支持冗余備份）等目標。由此實現(xiàn)的海量數(shù)據(jù)存儲子系統(tǒng)結(jié)構(gòu)采用標準化、模塊化設(shè)計，具有高速率、低功耗、可移植、易擴展的特性，可以滿足不同任務(wù)的需要。

　　圖3所示是本文設(shè)計的基于CPCI標準的大存儲容量、高傳輸帶寬的通用數(shù)據(jù)存儲板。板載1片Stratix III E與2片Cyclone III FPGA以及96片NAND FLASH。StratixIII E是存儲板數(shù)據(jù)接收和分發(fā)的樞紐，該器件可應(yīng)對存儲器較多的應(yīng)用，為采用乒乓結(jié)構(gòu)對數(shù)據(jù)進行緩存提供資源，主要完成以下功能：提供高達1 Gb/s的差分傳輸速率；通過PCI接口芯片PCI9656連接到PCI總線上，實現(xiàn)64 bit的局部總線；通過J4/J5實現(xiàn)板間自定義的高速差分數(shù)據(jù)傳輸。2片低成本Cyclone III分別連接48片NAND，實現(xiàn)數(shù)據(jù)的高速分發(fā)和NAND陣列的二級管理。在高速數(shù)據(jù)存儲卡的設(shè)計過程中，打通主機與存儲模塊之間的數(shù)據(jù)傳輸通道是調(diào)試的重點，這涉及FPGA中PCI本地端匹配邏輯的設(shè)計。一個典型的基于狀態(tài)機設(shè)計的匹配邏輯時序如圖4所示。