3 結(jié)語
使用VHDL語言設(shè)計(jì)電路,思路簡單,功能明了。使用Max+PlusⅡ設(shè)計(jì)電路不僅可以進(jìn)行邏輯仿真,還可以進(jìn)行時(shí)序仿真,使用PLD不僅省去了電路制作的麻煩,還可以反復(fù)進(jìn)行硬件的實(shí)驗(yàn),非常方便地修改設(shè)計(jì),且設(shè)計(jì)的電路的保密性強(qiáng)??傊捎肊DA技術(shù)使得復(fù)雜的電子系統(tǒng)的設(shè)計(jì)變的簡單易行,提高了設(shè)計(jì)的效率。
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