一種基于FPGA/DSP的靈巧干擾平臺設計與實現(xiàn)

　　引 言

　　目前，通信干擾的手段以信號大功率壓制為主，本質上屬于物理層能量干擾，存在效費比低，且容易暴露自身目標等缺點，而且隨著新的功率控制和信號處理技術的應用，通信大功率壓制干擾手段的應用遇到了瓶頸。大功率壓制干擾手段的局限性對研究一種新的小功率靈巧干擾技術提出了迫切的需求。美國通信干擾專家Richard A．Poisel于2002年首先提出了靈巧干擾(smart jamming)的概念。他指出可以利用接收機在捕獲輸入信號時間和幀同步信息的過程實施攻擊，這可以看作是靈巧干擾技術的雛形。當前靈巧干擾正成為國內外研究的熱點。本文設計的靈巧干擾硬件平臺正是基于這種背景，可以為靈巧干擾技術的發(fā)展提供硬件平臺支持。

　　1 靈巧干擾平臺工作原理

　　經過前端射頻選頻濾波和下變頻后，靈巧干擾平臺將獲得所測頻段范圍的中頻信號送入高速信號處理平．臺。高速信號處理平臺由數(shù)／模轉換器(ADC)產生數(shù)字中頻信號，經數(shù)字下變頻器(DDC)后送入數(shù)字信號處理器，由數(shù)字信號處理器完成信號的搜索截獲、參數(shù)估計及識別，軟件化的解調器根據(jù)這些處理結果選擇適當?shù)慕庵S方式和參數(shù)完成解調，解調器的輸入來源于經過數(shù)字下變頻(DDC)的數(shù)字基帶復信號，通過對解調信號的分析，可以進一步識別信號的編碼方式等底層信息。最終生成與偵察信號同等樣式或相關度極大的干擾信號，將能量壓制提升為信息壓制，只要在敵我雙方信息功率上形成一定的信息能量優(yōu)勢就可以取得很好的干擾效果。

　　平臺功能框圖如圖1所示。

　　其中，輸入通道功能包括：A／D變換、數(shù)字下變頻；信號處理功能主要有：信號載頻估計、參數(shù)估計、調制識別、解調、編碼識別等；靈巧干擾信號生成單元根據(jù)信號處理單元得到的信號參數(shù)生成干擾信號；輸出通道與輸入通道對應，將產生的干擾信號變換到相應的中頻發(fā)出。

　　2 平臺總體設計

　　2．1 平臺硬件結構設計

　　通信偵察信號分析屬于非合作通信環(huán)境下的信號處理，其寬頻帶、多調制方式、多信號的特點要求信號處理平臺中的處理器具有高性能的處理能力外，還應具備較強的通用性、靈活性。隨著大規(guī)模可編程器件的發(fā)展，采用DSP芯片和可編程邏輯器件相結合的信號處理平臺顯示出其優(yōu)越性。采用這種結構的信號處理平臺的最大特點是結構靈活，有較強的通用性，適合于模塊化設計，從而能夠提高算法效率；同時開發(fā)周期較短，平臺易于維護和擴展，特別適合于實時信號處理。近些年，更多的實時信息處理平臺采用了FPGA+DSP的結構，FPGA和DSP協(xié)作發(fā)揮各自的長處，低層的預處理算法處理的數(shù)據(jù)量大，對處理速度要求高，但運算結構相對比較簡單，適合于用FP～GA進行硬件實現(xiàn)，這樣能兼顧速度及靈活性；高層處理算法的特點是處理的數(shù)據(jù)量較低層算法少，但算法的結構復雜，適合于用運算速度高，尋址方式靈活，通信機制強的DSP 芯片來實現(xiàn)。

　　根據(jù)靈巧干擾平臺功能要求，平臺硬件結構如圖2所示。